一种基于全面板的电路自动展开方法与流程

本发明涉及平板显示器电路仿真工具领域，具体涉及在平板显示器（FPD）设计EDA工具领域中快捷生成全面板电路的方法。

背景技术：

近年来平板显示器作为新一代的显示器得到了快速的发展，主要以液晶显示器为代表。但是全面板电路仿真速度慢，严重制约着全面板电路设计。

首先，目前的全面板电路图都是由工程师手工布局的，电路元件多，连接复杂，工作量大，速度慢，周期长，并且容易出错。其次，全面板电路导出写在文本文件里，然后用仿真器读取并解析完成仿真，由于网表电路复杂，仿真网表过大导致读取解析慢，这样增加了仿真器的仿真时间。

技术实现要素：

为了解决现有技术存在的不足，本发明的目的在于提供一种基于全面板的电路自动展开方法，用于在平板显示器（FPD）设计EDA工具领域中快捷生成全面板电路。

为实现上述目的，本发明提供的基于全面板的电路自动展开方法，包括以下步骤：

（1）将全面板电路缩减成具有特征参数标识的简单电路，书写入电路网表文件，并形成子电路；

（2）描述完整的全面板电路；

（3）形成全面板电路。

进一步地，所述步骤（2），是将全面板的电路规模、电路端口的连接关系记录在特征参数里，描述完整的全面板电路。

进一步地，所述步骤（3），包括以下步骤：

（a）将子电路中含有全面板特征参数的子电路取出；

（b）根据所定义的规模和连接，创造单元；

（c）将创造的单元连接在一起，形成全面板电路。

更进一步地，所定义的规模和连接，包括横向单元数、纵向单元数、单元件横向及纵向的连接关系。

本发明提出一种基于全面板的电路自动展开方法，将全面板电路缩减成具有特征参数标识的简单电路，再写到电路网表文件里；仿真器自动识别子电路特征参数并展开成全面板电路，从而大幅提升了仿真速度。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明的基于全面板的电路自动展开方法的流程图；

图2为根据本发明的基于全面板的电路自动展开方法的示意图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

图1为根据本发明的基于全面板的电路自动展开方法的流程图，下面将参考图1，对本发明的基于全面板的电路自动展开方法进行详细描述。

首先，在步骤101，将全面板电路缩减成具有特征参数标识的简单电路，写到电路网表文件里。仿真器自动识别子电路特征参数并展开成全面板电路。

在步骤102，把全面板的电路规模，电路端口的连接关系都记录在特征参数里，从而描述完整的全面板电路。在步骤103，仿真器把所有读到的子电路中含有全面板特征参数的子电路拿出，根据所定义的规模和连接，如横向多少个单元，纵向多少个单元；单元件横向，纵向的连接关系。在仿真器内部创造更多的单元，并连接在一起从而形成完整的全面板电路。

本发明中书写电路网表文件的形式如下：

.subckt cell di_p do_p ci_p co_p …

…

.ends

.subckt cell_array di<> do<> ci<> co<> …

XI0 di do ci co … cell cascade=MxN connections =”di_p:v:do_p ci_p:h:co_p …“

.ends

其中cell为全面板电路中一个像素点的子电路，I0为全面板电路关键阵列电路在电路网表中的名字，cascade=MxN表示该子电路为一个阵列电路，该阵列的行数M，该阵列的列数N，connections定义了该阵列中相邻单元之间的端口连接关系。

对于connections来说，其中定义了若干连接关系，其间以空格进行分割。每个连接关系表示为p1:dir:p2，其中p1与p2为两个不同的端口名，dir为连接的方向，可选值为H、V、G，分别表示向上连接、向右连接和global连接。连接关系为该单元的p1端口连接到dir方向上相邻单元的p2端口或统一连接到同一Net。

本发明的电路展开步骤如下：

在实际的全面板电路中，阵列电路规模一般是几千乘几千的矩阵电路。本示例简化了电路规模以便于描述电路展开步骤。

例如：对于阵列电路XI0 di do ci co cell cascade=2x2 connections =”di_p:v:do_p ci_p:h:co_p”。

具体展开效果示意图如图2所示，展开后效果如下：

XI0<1><1> di<1> do_p<1><1>_di_p<2><1> ci<1> co_p<1><1>_ci_p<1><2> cell

XI0<1><2> di<2> do_p<1><2>_di_p<2><2> co_p<1><1>_ci_p<1><2> co<1> cell

XI0<2><1> do_p<1><1>_di_p<2><1> do<1> ci<2> co_p<2><1>_ci_p<2><2> cell

XI0<2><2> do_p<1><2>_di_p<2><2> do<2> co_p<2><1>_ci_p<2><2> co<2> cell

具体展开方法为：对于阵列电路XI0, 参数cascade=2x2 表示该阵列电路为两行两列的电路，并且它们间的连接关系为，水平方向上一个子电路单元的输出co_p连接到下一个子电路单元的输入ci_p，垂直方向上一个子电路单元的输出do_p连接到下一个子电路单元的输入di_p。而第一个子电路单元的输入则和外部电路输入端口相连，每一行最后一个电路单元水平方向上的输出直接和外部电路的输出端口相连，每一列最后一个单元垂直方向上的输出直接和外部输出端口相连。这些新的子电路及内部连接节点已经它们的连接方式均为仿真器内部创建和存储，没有具体装置。

下面对例子中阵列电路展开后的电路单元做些说明：

XI0<1><1> di<1> do_p<1><1>_di_p<2><1> ci<1> co_p<1><1>_ci_p<1><2> cell

其中XI0<1><1> 为阵列电路展开后的第一行第一列的子电路单元名。di<1> 为垂直方向的输入端口名，表示在垂直方向上该端口连接在外部电路的第一列输入端口上。do_p<1><1>_di_p<2><1>为垂直方向的输出端口名，表示在垂直方向上第一行第一列的输出端口将连在第二行第一列的子电路单元的输入端口上。ci<1>为水平方向的输入端口名，表示在水平方向上该端口连接在外部电路的第一行输入端口上。co_p<1><1>_ci_p<1><2>为水平方向的输出端口名，表示在水平方向上第一行第一列的输出端口将连在第一行第二列的子电路单元的输入端口上。

XI0<1><2> di<2> do_p<1><2>_di_p<2><2> co_p<1><1>_ci_p<1><2> co_p<1> cell

其中XI0<1><2> 为阵列电路展开后的第一行第二列子的电路单元名。di<2> 为垂直方向的输入端口名，表示在垂直方向上该端口连接在外部电路的第二列输入端口上。do_p<1><2>_di_p<2><2>为垂直方向的输出端口名，表示在垂直方向上第一行第二列的输出端口将连在第二行第二列的子电路单元的输入端口上。co_p<1><1>_ci_p<1><2>为水平方向的输入端口名，表示在水平方向上第一行第二列的输入端口将连在第一行第一列的子电路单元的输出端口上。co<1>为水平方向的输出端口名，表示在水平方向上该端口连接在外部电路的第一行输出端口上。

XI0<2><1> do_p<1><1>_di_p<2><1> do<1> ci<2> co_p<2><1>_ci_p<2><2> cell

其中XI0<2><1> 为阵列电路展开后的第二行第一列的子电路单元名。do_p<1><1>_di_p<2><1>为垂直方向的输入端口名，表示在垂直方向上第二行第一列的输入端口将连在第一行第一列的子电路单元的输出端口上。do<1> 为垂直方向的输出端口名，表示在垂直方向上该端口连接在外部电路的第一列输出端口上。ci<2>为水平方向的输入端口名，表示在水平方向上该端口连接在外部电路的第二行输入端口上。 co_p<2><1>_ci_p<2><2>为水平方向的输出端口名，表示在水平方向上第二行第一列的输出端口将连在第二行第二列的子电路单元的输入端口上。

XI0<2><2> do_p<1><2>_di_p<2><2> do<2> co_p<2><1>_ci_p<2><2> co<2> cell

其中XI0<2><2> 为阵列电路展开后的第二行第二列的子电路单元名。do_p<1><2>_di_p<2><2>为垂直方向的输入端口名，表示在垂直方向上第二行第二列的输入端口将连在第一行第二列的子电路单元的输出端口上。do<2> 为垂直方向的输出端口名，表示在垂直方向上该端口连接在外部电路的第二列输出端口上。co_p<2><1>_ci_p<2><2>为水平方向的输出端口名，表示在水平方向上第二行第二列的输入端口将连在第二行第一列的子电路单元的输出端口上。co<2>为水平方向的输出端口名，表示在水平方向上该端口连接在外部电路的第二行输出端口上。

本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。