技术领域本实用新型涉及集成电路领域，特别是涉及一种适用于SOC的实时时钟控制系统。
背景技术：
随着科学技术的发展，系统级芯片已经成为集成电路未来工业界将采用的最主要的产品开发方式。SoC可以有效地降低电子/信息系统产品的开发成本，缩短开发周期，提高产品的竞争力。SoC有几个重要的特征：实现复杂系统功能的VLSI；采用超深亚微米工艺技术；使用一个以上嵌入式CPU/数字信号处理器(DSP)；外部可以对芯片进行编程。系统级芯片集成度极高，所以其中缺少不了内部实时时钟单元(RTC)，以及产生对数字模块的复位信号。实时时钟单元需要给出一个准确频率的时钟信号，在任何情况下频率都不能有较大的变化。实时时钟的可靠性和精度都是十分重要的。为了能让数字模块充分复位，不影响系统的性能，复位信号的有效时长和稳定性也是十分重要的。现有技术中的实时时钟控制系统产生的实时时钟信号稳定性和可靠性较差。
技术实现要素：
实用新型目的：本实用新型的目的是提供一种稳定可靠、无毛刺的适用于SOC的实时时钟控制系统。技术方案：为达到此目的，本实用新型采用以下技术方案：本实用新型所述的适用于SOC的实时时钟控制系统，包括时钟校准模块、低电压实时时钟产生模块和复位信号产生模块；时钟校准模块产生校准信号并送至低电压实时时钟产生模块，低电压实时时钟产生模块产生低电压信号和实时时钟信号并送至复位信号产生模块，复位信号产生模块产生复位信号。进一步，所述低电压实时时钟产生模块包括基准电压产生电路、低电压稳压器和实时时钟产生电路；基准电压产生电路在SOC芯片上电后产生基准电压并输出给低电压稳压器，低电压稳压器产生低电压信号，并将低电压信号输出给实时时钟产生电路和复位信号产生模块，实时时钟产生电路产生稳定幅度、稳定频率的实时时钟信号并输出给复位信号产生模块。进一步，所述复位信号产生模块包括延迟电路和分频电路；低电压信号输入延迟电路，将低电压信号中不稳定的部分滤掉，产生干净的高电平信号，实时时钟信号输入分频电路得到八分频后的实时时钟信号，然后将高电平信号与八分频后的实时时钟信号进行逻辑或运算，产生一个四倍实时时钟周期的复位信号。进一步，所述实时时钟产生电路包括电流源Iin，电流源Iin的输入端输入电压VDD，电流源Iin的输出端分别连接NMOS管NM1的漏极和NMOS管NM2的栅极，NMOS管NM2的漏极连接电流源Iin的输入端，NMOS管NM2的源极连接电阻R1的一端，NMOS管NM1的栅极分别连接电阻R1的一端和电容C1的一端，NMOS管NM1的源极连接PMOS管PM1的源极，PMOS管PM1的栅极和漏极以及电容C1的另一端均接地，电阻R1的另一端分别连接非门INV1、非门INV2、非门INV3、非门INV4、非门INV5、非门INV6、非门INV7和非门INV8各自的电源端，非门INV1的输出端连接非门INV2的输入端，非门INV2的输出端连接非门INV3的输入端，非门INV3的输出端连接非门INV4的输入端，非门INV4的输出端连接阵列电容电路CA的第一端，阵列电容电路CA的第二端连接非门INV5的输入端，阵列电容电路CA的控制信号输入端输入校准信号，非门INV5的输出端连接非门INV6的输入端，非门INV6的输出端连接非门INV7的输入端，非门INV7的输出端连接非门INV8的输入端，非门INV8的输出端连接非门INV1的输入端，非门INV1的输出端还连接电阻R2的一端，电阻R2的另一端连接阵列电容电路CA的第二端，且电阻R2的另一端还连接电平转换器LS的输入端，电平转换器LS的低工作电压输入端连接电阻R1的一端，电平转换器LS的高工作电压输入端输入低电压稳压器产生的低电压信号，电平转换器LS的输出端输出实时时钟信号。进一步，所述低电压稳压器包括PMOS管PM2和NMOS管NM3，两者采用差分结构。进一步，所述延迟电路包括电压转换单元和RC延迟单元，低电压信号输入电压转换单元后输出给RC延迟单元。进一步，所述分频电路包括三个上升沿D触发器。有益效果：本实用新型提供了一种适用于SOC的实时时钟控制系统，它可以为系统级芯片的其它模块提供一个稳定而可靠的实时时钟信号，以及稳定时长、无毛刺的复位信号，这个复位信号可以让系统级芯片中的数字模块正常工作。附图说明图1是本实用新型的系统框图；图2是本实用新型的实时时钟产生电路的电路图；图3是本实用新型的分频电路的电路图；图4是本实用新型的复位信号产生模块的框图。具体实施方式下面结合附图，对本实用新型的技术方案做进一步的阐述。本实用新型公开了一种适用于SOC的实时时钟控制系统，如图1所示，包括时钟校准模块1、低电压实时时钟产生模块2和复位信号产生模块3；时钟校准模块1产生校准信号并送至低电压实时时钟产生模块2，低电压实时时钟产生模块2产生低电压信号和实时时钟信号并送至复位信号产生模块3，复位信号产生模块3产生复位信号。低电压实时时钟产生模块2包括基准电压产生电路21、低电压稳压器22和实时时钟产生电路23；基准电压产生电路21在SOC芯片上电后产生基准电压并输出给低电压稳压器22，低电压稳压器22产生低电压信号，并将低电压信号输出给实时时钟产生电路23和复位信号产生模块3，实时时钟产生电路23产生稳定幅度、稳定频率的实时时钟信号并输出给复位信号产生模块3。复位信号产生模块3包括延迟电路31和分频电路32；低电压信号输入延迟电路31，将低电压信号中不稳定的部分滤掉，产生干净的高电平信号，实时时钟信号输入分频电路32得到八分频后的实时时钟信号，然后将高电平信号与八分频后的实时时钟信号进行逻辑或运算，产生一个四倍实时时钟周期的复位信号。基准电压产生电路21包括电阻、MOS管和三极管，通过电阻产生的基准电压源，排除了电路上电启动时的锁死状态。由于上电时，电压通过电阻产生电流，使得基准电路开始工作。通过三极管和电阻的温度特性，输出的低电压基准是零温度系数的。这样的优势在于输出的基准电压在任何温度下都可以保持不变，具有可靠性和稳定性的优点。系统刚上电时，3.3V电压给到基准电压产生电路21中，通过电阻产生电流，启动基准电压产生电路21工作，从而产生一个1.2V零温度系数的参考电压源。基准电压产生电路21不仅产生零温度系数的基准电压，同时也产生了偏置电流，提供给实时时钟产生电路，让其中的非门产生工作电压，从而通过电流转换成延时时间。零温度系数的参考电压源是提供稳定的1.2V电压的基础。由于功耗受限，所以这里的电阻必须比较大，这样才能降低功耗，同时单个MOS管的结构也不实用，需要采用cascode结构。基准电压产生电路21在上电后为很快给出了稳定的参考电压，输出给低电压稳压器22，通过全差分结构的电压跟随，输出一个稳定的1.2V的电压，同时提供给实时时钟产生电路23、复位信号产生模块3以及后级数字模块。低电压稳压器22不仅有高精度的电压跟随，同时也有低功耗的优点。低电压稳压器22包括PMOS管PM2和NMOS管NM3，两者采用差分结构，提高了电压跟随的稳定性。此外，在电路内部加上PD信号，可以在断电的时候直接拉低结点电压，有效的降低断电时的功耗，使其接近于零。实时时钟产生电路23如图2所示，包括电流源Iin，电流源Iin的输入端输入电压VDD，电流源Iin的输出端分别连接NMOS管NM1的漏极和NMOS管NM2的栅极，NMOS管NM2的漏极连接电流源Iin的输入端，NMOS管NM2的源极连接电阻R1的一端，NMOS管NM1的栅极分别连接电阻R1的一端和电容C1的一端，NMOS管NM1的源极连接PMOS管PM1的源极，PMOS管PM1的栅极和漏极以及电容C1的另一端均接地，电阻R1的另一端分别连接非门INV1、非门INV2、非门INV3、非门INV4、非门INV5、非门INV6、非门INV7和非门INV8各自的电源端，非门INV1的输出端连接非门INV2的输入端，非门INV2的输出端连接非门INV3的输入端，非门INV3的输出端连接非门INV4的输入端，非门INV4的输出端连接阵列电容电路CA的第一端，阵列电容电路CA的第二端连接非门INV5的输入端，阵列电容电路CA的控制信号输入端输入校准信号，非门INV5的输出端连接非门INV6的输入端，非门INV6的输出端连接非门INV7的输入端，非门INV7的输出端连接非门INV8的输入端，非门INV8的输出端连接非门INV1的输入端，非门INV1的输出端还连接电阻R2的一端，电阻R2的另一端连接阵列电容电路CA的第二端，且电阻R2的另一端还连接电平转换器LS的输入端，电平转换器LS的低工作电压输入端连接电阻R1的一端，电平转换器LS的高工作电压输入端输入低电压稳压器22产生的低电压信号，电平转换器LS的输出端输出实时时钟信号。实时时钟产生电路23中，通过NMOS管NM1和PMOS管PM1产生反向器的工作电压，同时采用八个反向器和RC振荡器来产生实时时钟信号的振荡频率。RC振荡器由阵列电容电路CA和电阻R2组成。实时时钟产生电路通过NMOS管NM1、PMOS管PM1以及电阻R1产生PTAT电流，该电流是八个非门的工作电流，同时也是RC振荡器的延时时间。RC振荡器和非门结合产生振荡频率，不仅降低了功耗，同时也使得振荡频率可控，便于校准，提高了实时时钟信号的频率稳定性。这个电路是本实用新型的重中之重，产生可靠的时钟信号，数字电路和复位电路才能正常工作，系统级芯片的功能才能实现。此外，反向器的电流对实时时钟的频率有很重要的影响，所以通过NMOS管NM1和PMOS管PM1产生电流对改变的频率有补偿的作用。同时，由于经过RC振荡器产生的时钟信号不是一个标准的高低电平时钟信号，这里采用了电平转换器LS进行整形，这样输出到后级分频电路32和数字模块的时钟信号才是稳定的、可靠的、标准的高低电平时钟信号。延迟电路31包括电压转换单元311和RC延迟单元312，低电压信号输入电压转换单元311后输出给RC延迟单元312，如图3所示。采用这种结构，可以得到一个稳定高电平的信号。此时的工作电压只有3.3V，所以这里的电阻很大，才能满足低功耗的标准。由于电路刚上电时，电路产生的1.2V的电压还没有稳定，所以这里用3.3V电压产生一个与1.2V同步并且与时钟边沿同步的高电平信号，这大大提高了复位信号的稳定性和可靠性。分频电路32包括三个上升沿D触发器，用于产生一个稳定高电平的八分频clock信号，提供给延迟电路31，如图4所示。这个分频信号的频率稳定性和幅度稳定性直接关系到输出复位信号的可靠性和精度。采用上升沿的D触发器，可以使时钟信号和延迟信号进行同步，提高复位信号时长的稳定性。复位信号产生模块3的输入信号是低电压实时时钟产生模块2输出的1.2V低电压和实时时钟信号。复位信号产生模块3中的延迟电路31，通过输入的1.2V电压、NMOS管以及稳定的3.3V的工作电压，产生了稳定的高电平，再通过逻辑门和RC延迟单元312进行延迟，这样有利于复位信号的可靠性。因为刚上电的瞬间，1.2V的电压是不稳定的，所以需要将这部分信号避开，也就是说复位信号需要参考的起始点应该在1.2V电压稳定之后。这个延迟时间的长短会影响到复位信号的其实时间的选取，如果延迟时间不足，那么数字模块开始复位时，实时时钟的高电平还是不稳定的，会影响到数字模块的性能。复位信号产生模块3的另一个输入信号就是实时时钟信号，由于1.2V的电压在刚上电的时候是不稳定的，所以这时的实时时钟信号的幅度也是不稳定的，为了得到稳定幅度的实时时钟信号，需要将时钟信号与稳定的高电平进行与逻辑。同时，复位信号的时间标准为两个时钟周期，所以这里还需要一个较长周期的参考时钟。为了考虑复位信号的可控性和可靠性，本实用新型采用了时钟同步的方法，将实时时钟进行八分频，即经过三个上升沿D触发器，用以满足复位所需的时间。所得到的参考时钟和延迟电路31输出的稳定高电平进行逻辑运算，产生满足数字模块复位要求的复位信号。