具动态设定错误更正码组态的结构的制作方法
【专利摘要】一种具动态设定错误更正码组态的结构，其包含有一主机装置；一与主机装置连接的直接内存访问单元；一与主机装置连接的错误码侦测单元；一与主机装置连接的中央处理器；一与主机装置连接的缓冲存储器；一与缓冲存储器连接的群组区分单元；以及一与主机装置连接的闪存。藉此，可对闪存进行测试评估后分为若干群组，而各群组各有对应的优化错误更正码组态与内存页面，并依据组态选择任一群组对应写入数据，而达到增加闪存可靠度的功效。
【专利说明】
具动态设定错误更正码组态的结构
技术领域
[0001]本实用新型是有关于一种具动态设定错误更正码组态的结构，尤指一种可对闪存进行测试评估后分为若干群组，而各群组各有对应的优化错误更正码组态与内存页面，并依据组态选择任一群组对应写入数据，而达到增加闪存可靠度功效的结构。
【背景技术】
[0002]一般现有的内存错误更正结构，如中国台湾专利公开第201447562号的“基于可用内存空间选择冗余储存组态”、公开第201015561号“具有错误修正码容量设定单元之闪存控制器及其方法”、公开第201108239号的“内存装置内错误更正的动态数据储存系统及方法”、公开第201025346号的“闪存控制器、其错误更正码控制器及其方法和系统”、公开第201108238号的“应用可变动错误更正码容量的闪存控制方法”以及公开第200945024号的“决定非挥发性内存中错误更正码区块之位数的方法”。
[0003]然而，上述各公开专利案虽可达到对内存进行错误码更正的效果，但是以各公开专利案而言，其皆是以固定大小的方式对内存进行错误码更正处理，一旦有某一区块损坏，该区块便无法使用。
[0004]因此，为改善上述缺失，本案的创作人特潜心研究，开发本实用新型，以有效改善现有技术的缺点。
【实用新型内容】
[0005]本实用新型的主要目的在于，提供一种具动态设定错误更正码组态的结构，可对闪存进行测试评估后分为若干群组，而各群组各有对应的优化错误更正码组态与内存页面，并依据组态选择任一群组对应写入数据，而达到增加闪存可靠度的功效。
[0006]为达上述目的，本实用新型所采用的技术方案是:一种具动态设定错误更正码组态的结构，其特点是，其包括有一主机装置、一直接内存访问单元、一错误码侦测单元、一中央处理器、一缓冲存储器、一群组区分单元及闪存，该直接内存访问单元、错误码侦测单元、中央处理器、缓冲存储器及闪存皆与主机装置连接;该群组区分单元与该缓冲存储器连接。
[0007]所述主机装置、直接内存访问单元、错误码侦测单元、中央处理器、缓冲存储器以及群组区分单元皆设于一壳体中，且该主机装置更进一步连接有与闪存对接的连接器，该连接器设于壳体的一侧。
[0008]所述直接内存访问单元可读取闪存的内存数据。
[0009]所述错误码侦测单元可修正直接内存访问单元于读取闪存时所产生的错误。
[0010]所述中央处理器可供作为主机装置、直接内存访问单元、错误码侦测单元、缓冲存储器以及群组区分单元运作时的处理。
[0011 ]所述缓冲存储器可存放直接内存访问单元所读取的内存数据。
[0012]所述群组区分单元可利用缓冲存储器中的内存数据进行测试、分群、写入数据及检查。
【附图说明】
[0013]图1是本实用新型的外观不意图。
[0014]图2是本实用新型的方块示意图。
[0015]标号对照:
[0016]主机装置I
[0017]连接器11
[0018]直接内存访问单元2
[0019]错误码侦测单元3
[0020]中央处理器4[0021 ]缓冲存储器5
[0022]群组区分单元6
[0023]闪存7
[0024]壳体8。
【具体实施方式】
[0025]请参阅图1及图2所示，分别为本实用新型的外观示意图及本实用新型的方块示意图。如图所示:本实用新型为一种具动态设定错误更正码组态的结构，其至少包含有一主机装置1、一直接内存访问单元2、一错误码侦测单元3、一中央处理器4、一缓冲存储器5、一群组区分单元6以及一闪存7所构成，而该主机装置1、直接内存访问单元2、错误码侦测单元3、中央处理器4、缓冲存储器5以及群组区分单元6皆设于一壳体8中。
[0026]上述所提的主机装置I进一步连接有一连接器11，该连接器11设于壳体8的一侧。
[0027]该直接内存访问单元2与主机装置I连接。
[0028]该错误码侦测单元3与主机装置I连接。
[0029]该中央处理器4与主机装置I连接，而该中央处理器4可供作为主机装置1、直接内存访问单元2、错误码侦测单元3、缓冲存储器5以及群组区分单元6运作时的处理。
[0030]该缓冲存储器5与主机装置I连接。
[0031 ]该群组区分单元6与缓冲存储器5连接。
[0032]该闪存7与主机装置I的连接器11对接。如是，藉由上述结构构成一全新的具动态设定错误更正码组态的结构。
[0033]当本实用新型于运用时，是以直接内存访问单元2读取闪存7的内存数据，且由错误码侦测单元3依所需修正直接内存访问单元2于读取闪存7时所产生的错误，并将直接内存访问单元2所读取的内存数据存放缓冲存储器5中，之后再由群组区分单元6以缓冲存储器5中的内存数据进行测试评估，而将闪存7的内存数据分成若干群组，并使各群组各有对应的优化错误更正码组态与内存页面，之后开始写入其中一群组数据，再检查该群组的内存页面是否已用完，若该群组的内存页面已用完，则再挑选下一群组进行检查，若该群组的内存页面尚未用完，则依该错误更正码组态写入闪存7的内存区块，藉以动态调整错误更正码组态，而达到增加闪存可靠度的功效。
[0034]综上所述，本实用新型的具动态设定错误更正码组态的结构可有效改善现有技术的种种缺点，可对闪存进行测试评估后分为若干群组，而各群组各有对应的优化错误更正码组态与内存页面，并依据组态选择任一群组对应写入数据，而达到增加闪存可靠度的功效;进而能使本实用新型产生更进步、更实用、更符合使用者所须，确已符合实用新型专利申请的要件，依法提出专利申请。
[0035]惟以上所述，仅为本实用新型的较佳实施例而已，当不能以此限定本实用新型实施的范围。故，凡依本实用新型申请专利范围及创作说明书内容所作的简单的等效变化与修饰，皆应仍属本实用新型专利涵盖的范围内。
【主权项】
1.一种具动态设定错误更正码组态的结构，其特征在于，其包括有一主机装置、一直接内存访问单元、一错误码侦测单元、一中央处理器、一缓冲存储器、一群组区分单元及闪存，该直接内存访问单元、错误码侦测单元、中央处理器、缓冲存储器及闪存皆与主机装置连接;该群组区分单元与该缓冲存储器连接。2.如权利要求1所述的具动态设定错误更正码组态的结构，其特征在于，所述主机装置、直接内存访问单元、错误码侦测单元、中央处理器、缓冲存储器以及群组区分单元皆设于一壳体中，且该主机装置更进一步连接有与闪存对接的连接器，该连接器设于壳体的一侧。3.如权利要求2所述的具动态设定错误更正码组态的结构，其特征在于，所述直接内存访问单元可读取闪存的内存数据。4.如权利要求3所述的具动态设定错误更正码组态的结构，其特征在于，所述错误码侦测单元可修正直接内存访问单元于读取闪存时所产生的错误。5.如权利要求4所述的具动态设定错误更正码组态的结构，其特征在于，所述中央处理器可供作为主机装置、直接内存访问单元、错误码侦测单元、缓冲存储器以及群组区分单元运作时的处理。6.如权利要求5所述的具动态设定错误更正码组态的结构，其特征在于，所述缓冲存储器可存放直接内存访问单元所读取的内存数据。7.如权利要求6所述的具动态设定错误更正码组态的结构，其特征在于，所述群组区分单元可利用缓冲存储器中的内存数据进行测试、分群、写入数据及检查。
【文档编号】G06F11/10GK205721749SQ201620483940
【公开日】2016年11月23日
【申请日】2016年5月25日
【发明人】陈炳杰, 陈孟豪
【申请人】点序科技股份有限公司