测试工装的数字输入输出口扩容装置的制作方法

本实用新型涉及铁路通信信号领域列车超速防护系统的测试工装，尤其是一种测试工装的数字输入输出口扩容装置。

背景技术：

随着我国轨道交通的迅猛发展，列车运行速度不断提高，对列车运行控制系统的要求越来越高。目前，客运专线和高铁列车上已普遍安装列车超速防护系统(Automatic Train Protection，简称ATP)，目前用于对ATP系统进行测试的测试工装在ATP出厂时对整机、各系统，以及系统中的各个板卡分别进行测试。对于ATP系统中不同板卡(包括主机板、电源板、通信板、转接板、输入板、输出板、机车信号通信板、记录器板、模拟板等)的测试，由于ATP各板卡的性能、输入输出口(简称I/O口)各不相同，难以仅用一个设备对ATP系统中的所有不同板卡全部进行测试，比如测试ATP的主机板时该主机板作为host，相应地，测试工装作为device，而在测试ATP的输入板/输出板时，则测试工装作为host，而输入板/输出板作为device，这使得在测试不同板卡过程中，测试工装的作用不同，这也是难以使用一套通用测试工装测试所有ATP板卡的关键问题所在。

在ATP系统(或其各板卡)的测试过程中，通常由上位机(电脑或工控机)通过数据采集卡与测试工装连接，再由测试工装与下位机(ATP系统或其板卡)连接。在列车超速防护系统测试工装的设计过程中，经常遇到的实际问题是，数据采集卡与测试工装连接的输入输出线的数量通常少于测试工装与下位机连接的传输线的数量。

技术实现要素：

本实用新型提供了一种测试工装的数字输入输出口扩容装置，可以扩展数据采集卡的输入输出线的数量使其满足下位机的传输线的需要。

一种测试工装的数字输入输出口扩容装置，包括译码器、多个总线收发器、多个上行锁存器；各上行锁存器的输入端分别与下位机连接，各总线收发器的输入端分别与一个上行锁存器的输出端连接，各总线收发器的输出端并联并与数据采集卡连接；数据采集卡通过输入输出线分别与译码器的输入端和总线收发器的输出端连接；数据采集卡与译码器输入端连接的输入输出线称为地址线，数据采集卡与总线收发器的输出端连接的输入输出线称为数据线；译码器的至少一部分输出端与各总线收发器的使能端一一对应连接；译码器能将其输入端的M条地址线译码为其输出端的2^M位地址，且使得所述2^M位地址中有且仅有一位地址为低电平，控制所有总线收发器在同一时刻至多仅有一个总线收发器能被导通。

优选地，还可以由下位机通过多条控制线与各上行锁存器的锁存端分别一一对应连接。

优选地，还可以包括多个下行锁存器；数据采集卡的数据线是双向数据线；输出端并联的总线收发器的输出端与输入端并联的下行锁存器的输入端并联并与数据采集卡的双向数据线连接；每个上行锁存器的输入端分别与一个下行锁存器的输出端并联并与下位机连接；

译码器的输出端还包括下行输出端，译码器的下行输出端与各下行锁存器的锁存端通过反相器一一对应连接，控制下行锁存器的锁存端在同一时刻至多仅有一个下行锁存器能被导通；数据采集卡还通过控制线与各下行锁存器的使能端分别连接。

本实用新型的有益效果：本实用新型的测试工装的数字输入输出口扩容装置，在数据采集卡的输入输出线数量少于下位机传输线数量的情况下，能够有效扩充数据采集卡的输入输出线总量，使其满足实际测试过程中的下位机传输线的需求。

附图说明

下面结合附图及实施方式对本实用新型作进一步详细的说明：

图1是本实用新型一个实施例的测试工装的数字输入输出口扩容装置的结构示意图。

图2a是本实用新型一个实施例的测试工装的数字输入输出口扩容装置的结构示意图。

图2b是图2a中一个基本组的示意图。

图2c是图2a实施例的传输线向下位机传输数据和控制的示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明确，下面结合实施例以及附图对本实用新型实施例中的技术方案做进一步详细说明。显然，所描述的实施例是本实用新型的一部分实施例，而不是全部实施例。在此，本实用新型的示意性实施方式及其说明主要用于解释本实用新型，但并不作为对本实用新型的限定。

本实用新型的一个实施例提供了一种测试工装的数字输入输出口扩容装置，用以说明数据采集卡从下位机获取数据的过程，其结构示意图如图1所示，包括译码器、多个总线收发器、多个上行锁存器；上位机通过PCIe接口与数据采集卡(简称DAQ)连接；各上行锁存器的输入端分别与下位机的传输线连接，各总线收发器的输入端分别与一个上行锁存器的输出端连接，各总线收发器的输出端并联并与数据采集卡连接(图1中为8个总线收发器的输出端(即总线收发器左端)并联再与数据采集卡的数据线连接)；数据采集卡通过输入输出线(简称I/O线)分别与译码器的输入端和总线收发器的输出端连接；数据采集卡与译码器输入端连接的输入输出线称为地址线，数据采集卡与总线收发器的输出端连接的输入输出线称为数据线；译码器的至少一部分输出端与各总线收发器的使能端(也称OE端)一一对应连接；译码器能将其输入端的M条地址线译码为其输出端的2^M位地址，且使得所述2^M位地址中有且仅有一位地址为低电平，控制所有总线收发器在同一时刻至多仅有一个总线收发器能被导通。在图1中即为译码器的8路输出的地址分别连接8个总线收发器的OE端，控制8个总线收发器在同一时刻仅有一路的OE端为低电平从而使该总线收发器导通。

DAQ通过所述地址线与译码器的输入端连接，比如图1的实施例中使用了如表1所示的3条地址线与译码器连接。译码器能将其输入端的M条地址线译码为其输出端的2^M位地址，且使得所述2^M位地址中有且仅有一位地址为低电平，即表1、表2中相应于“仅为0的输出”列的内容，而同一时刻其余位均为高电平，以此对与其输出端连接的电子元件进行唯一选择和控制。译码器作为常用电子元件有3-8译码器、4-16译码器、5-32译码器等。本实用新型图1所示的实施例中的译码器为3-8译码器，即图1的实施例中的3-8译码器可以同时控制8个下行锁存器。当然，本领域技术人员可以理解，基于本实用新型的思想采用不同的译码器的类型(比如4-16译码器或5-32译码器)或多个3-8译码器扩展成具有16个或32个地址的方式也能得到与本实用新型实施例类似的技术方案，根据M条地址线能够最多控制2^M个下行锁存器的原理，可以分别控制16个或32个下行锁存器甚至更多的下行锁存器，因此这些扩展的技术方案也应在本实用新型的保护范围之内。由译码器在同一时刻仅输出一位低电平的特性，能够在同一时刻控制仅有一个下行锁存器能被导通。下行锁存器的输入端的I/O线数量应该与DAQ的数据线的数量相同，在本实施例中即也为8根。

表1 3地址线译码器真值表

表2 4地址线译码器真值表

锁存器可用于缓存数据，首先将其使能端(OE端)置低电平导通锁存器，此时将其锁存端(也称LE端)置成高电平，锁存器输入端的数据才能传到其输出端；然后将锁存端置成低电平，此时锁存器输出端的数据将被保持不变，即LE端置低电平时锁存器的输出端数据不会因其输入端数据的改变而改变，即实现了缓存数据的功能。

图1的实施例中，8个总线收发器的输出端并联再与DAQ的8条数据线连接；而每个总线收发器的输出端的数据线数量，与每个上行锁存器的输入端传输线(在本实施例的从下位机读数据过程中即为输入线)的数量，以及总线收发器与上行锁存器之间的连接线的数量均相同。每个上行锁存器均具有8根输入线，即8个上行锁存器(对应于8根数据线，加上3根地址线，共需要11根DAQ的I/O线)能接收下位机共8×8＝64根传输线的数据，从而实现了对输入线扩容的功能。

DAQ的数据线也可以设定为16根，相应地，总线收发器和上行锁存器的输入端和输出端也均为16位，此时，DAQ的24根I/O线除去用于数据线的16根和预留1根备用线外，还剩7根，最多可以控制2⁷＝128组总线收发器和上行锁存器(由于该过程是下位机的数据通过上行锁存器、总线收发器将数据传输给DAQ，因此每组总线收发器和上行锁存器可称为一条上行链路，128组总线收发器和上行锁存器即128条并行的上行链路)，则这128个总线收发器的输出端并联再与DAQ的16条数据线连接，如前所述本实施例中的每条上行链路均具有16根输出线，那么128条上行链路向下位机最多具有128×16＝2048根传输线，也就是说，只要下位机对外的传输线(包括下位机数据线、下位机地址线、下位机控制线)少于2048根，用本实用新型的具有24根I/O线的DAQ就能满足要求。

可以通过下位机的控制线控制上行锁存器的OE端置低电平或置高电平(图1、图2a中未画出)，使其导通或关闭。当然也可以根据实际应用情况和需要，通过DAQ单独的控制线或译码器输出端的地址控制各上行锁存器的OE端使其导通或关闭，或将其统一置为低电平，使其处于一直导通的状态，而不限于由下位机对其进行控制。

作为一个优选实施例，下位机可以通过多条控制线与各上行锁存器的锁存端(LE端)分别一一对应连接。在上行锁存器的使能端置低电平即导通的状态下，根据上面对于锁存器缓存数据功能的介绍，可知通过下位机先将LE端置高电平从而将下位机的数据读取到上行锁存器的输出端，再将LE端置低电平使其输出端的数据保持不变，从而完成一次缓存数据。当然，也可以用上位机、DAQ或译码器的控制线来控制上行锁存器的LE端完成缓存下位机数据的功能。

作为一个优选实施例，本实用新型的测试工装的数字输入输出口扩容装置，还可以包括多个下行锁存器，如图2a所示。下行锁存器的输入端的I/O线的数量与其输出端的传输线数量相同；数据采集卡的数据线是双向数据线；输出端并联的总线收发器的输出端与输入端并联的下行锁存器的输入端并联并与数据采集卡的双向数据线连接；每个上行锁存器的输入端分别与一个下行锁存器的输出端并联并与下位机连接，即一个总线收发器、一个上行锁存器、一个下行锁存器构成共用数据线的一个基本组，其一端与数据采集卡连接，另一端与下位机连接，如图2b所示。其中，DAQ的数据经下行锁存器传输给下位机称为下行链路。即一个基本组是由一条上述的上行链路和一条下行链路在DAQ端共用数据线与DAQ连接、并在下位机端共用传输线与下位机连接而构成的。分析图2a可以发现，图2a是由若干图2b所示的基本组并联构成的。由于基本组内上下行数据共用传输线与下位机连接，而不同的基本组之间不共用传输线与下位机连接，因此只要同一基本组内不发生上下行链路数据冲突即可保证数据传输的正确。下行链路与上行链路通过分时复用的方式共用数据采集卡的双向数据线，这必然使得下行锁存器的输入端I/O线的数量与总线收发器的输出端I/O线的数量相同，且与数据采集卡的数据线的数量相同。可以通过控制每个上行锁存器的锁存端置高电平(前提是将所有上行锁存器的OE端置为低电平将其全部导通)将下位机的数据传输到上行锁存器的输出端，再对其锁存端置低电平使其保持输出端的数据不变，达到选择性缓存下位机数据的目的。

在图2a的实施例中，译码器的输出端还包括下行输出端，译码器的下行输出端与各下行锁存器的锁存端(LE端)通过反相器一一对应连接，对译码器的下行输出端的至多一位地址置低电平，并经反相器后电平翻转变为高电平，控制下行锁存器的锁存端置高电平导通相应的下行锁存器，在同一时刻至多仅有一个下行锁存器能被导通。数据采集卡还通过控制线与各下行锁存器的使能端分别连接。需要注意的是：本实用新型的数据采集卡的控制线实际上是数据采集卡的I/O线，只是由于其实际作用在于控制下行锁存器的通断，将其称为数据采集卡的控制线。

为了避免同一基本组内的上下行数据发生冲突，本实用新型使用译码器地址与DAQ控制线分别控制总线收发器和下行锁存器，一个基本组内的上行链路和下行链路在同一时刻是互斥通断的，即一段时间内或者导通上行链路关闭下行链路，或者关闭上行链路导通下行链路。比如在图2b的基本组内，在需要通过该基本组向下位机传输数据时，DAQ通过其控制线将下行锁存器的OE端置低电平导通该下行锁存器，同时DAQ(或上位机命令DAQ)通过地址线经译码器以唯一的低电平经反相器进行电平反转后使该下行锁存器的LE端置高电平从而使该下行锁存器将其输入端数据传输到其输出端(由于地址线选择了该基本组的下行锁存器，自然未选择该基本组的总线收发器，即总线收发器的OE端为高电平，处于关闭状态，因此保证了上行链路的关闭)，在地址线发生变化后该下行锁存器的LE端置低电平保持(即缓存)其输出端数据，从而将数据通过传输线发送给下位机。在需要通过该基本组从下位机读取数据给上位机时，必须先由DAQ的控制线将下行锁存器的OE端置高电平关闭下行链路(此时就不必考虑下行锁存器的LE端了)，再由DAQ通过地址线经译码器选中该基本组的总线收发器使其OE端置低电平从而导通总线收发器，这时如图2b所示由下位机通过其控制线将LE端置高电平将数据传输到上行锁存器的输出端，并经导通的总线收发器将数据传输给DAQ。这就是由基本组写/读数据的过程。不同基本组之间完全独立，因此只需要考虑基本组内部的上行链路和下行链路之间不要有数据冲突即可。表2中通过R/W线设为0使得地址线的选择范围在所有下行锁存器的地址范围之内(即关闭了所有总线收发器，也就是关闭了所有上行链路)。而R/W线设为1使得地址线的选择范围在所有总线收发器的地址范围之内，同时还需DAQ的控制线配合关闭下行锁存器(将其OE端置高电平)才能保证将下行链路完全关闭。当然，如果需要将下行锁存器的输出端作为下位机的控制线或地址线，则可以不必关闭该下行锁存器从而实现其对下位机内部模块的控制或寻址功能。

DAQ仅具有输入输出线(简称I/O线)。但下位机的传输线分为下位机数据线、下位机地址线、下位机控制线三种类型。为了使DAQ与下位机对应连接，本实用新型将DAQ的I/O线分别模拟出数据线、地址线和/或控制线与下位机的传输线连接。常用的DAQ有24根I/O线，也有的DAQ有32根、64根、96根、甚至一百多根I/O线。本实用新型的实施例采用具有24根I/O线的DAQ。该DAQ将24根I/O线按每组8根分为3组，分别命名为P0、P1、P2。一般将P0组的8根I/O线用来模拟数据线(模拟的8根数据线称为D0～D7，也即本实施例中定义的数据线)，将P2组的I/O线模拟地址线(比如，表1和图1的实施例中采用P2组的3根I/O线模拟地址线通过译码器生成2³＝8个地址)或P1组的I/O线与P2组的I/O线混合模拟地址线(比如，表2和图2a的实施例中采用P1组的1根I/O线(称为R/W线)与P2组的3根I/O线模拟4根地址线通过译码器生成2⁴＝16个地址。对应于译码器的真值表分别如表1、表2所示。当然也可以单独使用P1组或其它任意方式混合P1组和P2组的I/O线模拟地址线。本领域技术人员应当理解，由DAQ的I/O线以任意方式模拟成地址线、数据线用于本实用新型的技术方案，均应在本实用新型的保护范围之内)。本实用新型所说的数据采集卡的地址线为DAQ的I/O线模拟的地址线，本实用新型所说的数据采集卡的数据线为DAQ的I/O线模拟的数据线。需要注意的是，本实用新型所说的数据线、地址线并非必须与下位机数据线、下位机地址线、下位机控制线的名称相对应。比如图2c是图2a的实施例向下位机传输数据和对下位机进行控制的一个示例的示意图，在图2c中，以第八下行锁存器输出的3根传输线作为下位机内部的一个3-8译码器的输入端的下位机地址线，而该3-8译码器的输出地址中有一根与下位机锁存器的锁存端连接，且该下位机锁存器的输入端与第一下行锁存器的输出端连接用以接收第一下行锁存器的数据，并将其存储到该3-8译码器的所述地址对应的下位机的存储单元，或准备向第一上行锁存器发送该下位机输出地址对应的存储单元中的数据。因此可以用某个或某些下行锁存器的输出端的传输线作为下位机的地址线和/或控制线对下位机进行综合地寻址、控制，将数据线中的数据存储到下位机的相应地址或将下位机相应地址的数据通过数据线发送给DAQ。

本实用新型的有益效果：本实用新型的测试工装的数字输入输出口扩容装置，在数据采集卡的输入输出线数量少于下位机传输线数量的情况下，能够有效扩充数据采集卡的输入输出线总量，使其满足实际测试过程中的下位机传输线的需求。

本实用新型的数据采集卡可以选用NI的PCIe6361，译码器可选用74AHC138，锁存器可选用74AHC573，总线收发器可选用SN74AHC245。当然也可以选用能实现本实用新型目的的其它型号电子元器件，因此，不应以上述电子元器件的型号限制本实用新型的技术方案。

总之，以上所述仅为本实用新型技术方案的较佳实施例而已，并非用于限定本实用新型的保护范围。凡在本实用新型的精神和原则之内所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。