用于同步DDR兼容存储器的协调的模块内RAS特征的制作方法

相关专利申请的交叉引用本专利申请要求于2016年3月3日提交的美国临时专利申请no.62/303,352以及于2016年6月8日提交的美国临时专利申请no.62/347,569的优先权权益，两者的公开内容通过引用整体并入本文。另外，本专利申请涉及于_2016年6月6日_提交的美国专利申请序列号(代理人案卷号no.wb-201603-005)，于_2016年5月31日_提交的美国专利申请序列号(代理人案号no.wb-201603-006)以及于_2016年8月10日_提交的美国专利申请序列号(代理人案卷号no.wb-201603-007),每个的公开内容通过引用并入本文。本公开涉及存储装置。更具体地，本公开涉及包括存储模块的存储装置，该存储模块支持和/或管理模块内刷新特征、模块内ecc功能、模块内擦除和/或模块内损耗均衡管理。
背景技术：
：传统上由中央处理单元(cpu)和/或存储器控制器(mc)在系统级执行和/或管理存储器的可靠性、可用性和可服务性(ras)特征。在一些配置中，cpu和mc是主机系统的单独组件。在其他配置中，cpu和mc是集成的。如本文所使用的，首字母缩写cpu/mc意味着cpu和/或mc。例如，cpu/mc传统上向系统存储器的动态随机存取存储器(dram)发送刷新命令以启动dram的刷新。使用纠错码(ecc)的纠错传统上也由读取各个存储器位置的cpu/mc执行，使用ecc校正数据并重写数据。传统上由cpu/mc执行的另一ras特征是“擦除(scrubbing)”系统存储器，其中cpu/mc周期性地读取系统存储器的区域，纠错(使用ecc)并将校正的数据写回系统存储器的区域。传统上由cpu/mc执行的另一个ras特征是损耗均衡管理，其中cpu/mc使用例如写计数表和重映射表重映射非易失性存储器的存储器页，以使用读和写命令交换存储器页来平衡非易失性存储器中的损耗。技术实现要素：实施例提供了一种存储器模块，所述存储器模块可以包括：存储器阵列；耦合到所述存储器阵列以将所述存储器阵列连接到主机设备的接口，其中所述接口可以包括已从标准双列直插式存储器模块引脚分配配置(standarddualin-linememorymodulepinoutconfiguration)改用的多个连接，以将所述存储器设备的反馈状态信息连接到所述主机设备；以及耦合到所述存储器阵列和所述接口的控制器，其中所述控制器可以用于控制所述存储器阵列的刷新操作，控制所述存储器阵列的纠错操作，控制所述存储器阵列的存储器擦除操作，以及控制所述阵列的损耗均衡控制操作中的至少一个，并且所述控制器可以用于通过所述接口从所述主机设备接收命令，并且当接收到所述命令时，响应于接收到的命令，通过与由所述控制器控制的操作相关的接口向所述主机设备提供所述反馈状态信息。另一实施例提供一种存储器模块，所述存储器模块可以包括：包括存储器单元阵列的存储器阵列，其中存储器单元阵列可以包括动态随机存取存储器(dram)和非易失性随机存取存储器(nvram)，并且存储器阵列可以被配置为双列直插式存储器模块(dimm)；以及耦合到所述存储器阵列的控制器，所述控制器可以用于控制所述存储器阵列的刷新操作、所述存储器阵列的纠错操作、所述存储器阵列的存储器擦除操作以及所述阵列的损耗均衡控制操作的至少一种，并且所述控制器可以通过接口向主机设备提供与由所述控制器控制的操作有关的状态信息，所述接口包括已从标准双列直插式存储器模块引脚分配配置改用的多个连接。实施例提供了一种存储器模块，所述存储器模块可以包括：包括存储器单元阵列的存储器阵列，其中所述存储器阵列可以被配置为双列直插式存储器模块(dimm)，并且所述dimm可以包括已经从标准dimm引脚分配配置改用的多个连接，以将所述存储器设备的操作状态连接到主机设备；接口，被耦合到所述存储器阵列和所述dimm的多个连接以将所述存储器阵列连接到所述主机设备；以及耦合到所述存储器阵列和所述接口的控制器，所述控制器可以控制存储器阵列的刷新操作、存储器阵列的纠错操作、存储器阵列的存储器擦除操作以及阵列的损耗均衡控制操作的至少一种，并且可以向所述主机设备提供与所述损耗均衡控制操作相关的反馈控制信息。附图说明在下面的部分中，将参考附图中所示的示例性实施例来描述本文所公开的主题的各方面，其中：图1描绘了包括根据本文公开的主题的存储器模块的示例实施例的系统的功能框图；图2描绘了根据本文公开的主题的存储器信道中的存储器模块连接器的示例实施例的引脚分配，其中所选择的引脚已被重新用于传送ras反馈状态信息；图3a描绘了根据本文所公开的主题，当存储器模块执行模块内刷新操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列的示例实施例；图3b描绘了根据本文所公开的主题，当存储器模块执行模块内刷新特征时，在存储器控制器和存储器模块之间提供操作协调的信号序列的另一示例实施例；图4a描绘了根据本文公开的主题，当存储器模块执行模块内ecc操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列的示例实施例；图4b描绘了根据本文公开的主题，当存储器模块执行模块内ecc操作并且其中发生纠错故障时，在存储器控制器和存储器模块之间提供操作协调的信号序列的示例实施例；图5a描绘了根据本文所公开的主题，当存储器模块执行模块内擦除操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列的示例实施例；图5b描绘了根据本文所公开的主题，当存储器模块执行模块内擦除操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列的另一示例实施例；图5c描绘了根据本文所公开的主题，当存储器模块执行模块内擦除操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列的又一示例实施例；图6a描绘了根据本文所公开的主题，当存储器模块执行模块内损耗均衡控制操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列的示例实施例；图6b描绘了根据本文所公开的主题，当存储器模块执行模块内擦除操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列的另一示例实施例；图7描绘了根据本文所公开的主题的在cpu/mc以及其中ras反馈状态消息经由dq(数据)总线传送的存储器模块之间的接口的示例实施例；图8描绘了根据本文公开的主题的经由dq总线传送ras反馈状态消息的方法的流程图图9描绘了根据本文所公开的主题的使用mrs命令来配置存储器模块以读取ras反馈状态消息的方法的流程图；图10描绘了根据本文所公开的主题的当使用dq总线来传送反馈状态信息时的ras反馈状态消息的示例布置；图11描绘了根据本文所公开的主题的用作d_rdy信号的alert_n引脚的信号图的实例；图12描绘了根据本文所公开的主题的存储器信道中的存储器模块连接器的另一示例实施例的引脚分配，其中所选择的引脚已被重新用于传达与d_rdy信号相关联的状态信息，例如但不限于缓存信息；图13描绘了根据本文公开的主题的用于交易突发(tb)命令的信号流；图14描绘了根据本文所公开的主题的交易状态(ts)消息的信号流；图15描绘了根据本文公开的主题的读取状态(rs)返回消息的示例性布置；图16描绘了根据本文公开的实施例的包括存储器模块并提供与主机设备的操作协调的电子设备，该存储器模块支持和/或管理模块内刷新特征、模块内ecc功能、模块内擦除和/或模块内损耗均衡管理；以及图17描绘了根据本文公开的实施例的可以包括存储器模块并提供与主机设备的操作协调的存储器系统，该存储器模块支持和/或管理模块内刷新特征、模块内ecc功能、模块内擦除和/或模块内损耗均衡管理。具体实施方式本文公开的主题涉及支持和/或管理模块内刷新特征、模块内ecc功能、模块内擦除和/或模块内损耗均衡管理的存储器模块，并且提供与主机设备的操作协调。在以下详细描述中，阐述了许多具体细节以便提供对本公开的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践所公开的方面。在其它情况下，没有详细描述公知的方法、过程、组件和电路，以免模糊本文所公开的主题。贯穿本说明书对“一个实施例”或“实施例”的引用意味着结合实施例描述的特定特征、结构或特性包括在本文公开的至少一个实施例中。因此，在整个说明书中的各个地方出现的短语“在一个实施例中”或“在实施例中”或“根据一个实施例”(或其它具有类似含义的短语)不一定都指代相同的实施例。如本文所使用的，词语“示例性”意味着“用作示例、实例或说明”。这里描述为“示例性”的任何实施例不应被解释为必然比其它实施例更优选或有利。此外，某些特征、结构或特性可以任何适合的方式结合到一个或多个实施例中。此外，根据本文中讨论的上下文，单数术语可以包括相应的复数形式，复数术语可以包括相应的单数形式。还应注意，本文中所示并讨论的各种图(包括组件图)仅用于说明目的，且不按比例绘制。类似地，仅出于说明目的而示出各种波形和时序图。如本文所使用的术语“第一”、“第二”等用作它们之前的名词的标签，并且不暗示任何类型的排序(例如，空间、时间、逻辑等)，除非这样明确定义。此外，可以在两个或更多个附图中使用相同的附图标记来指代具有相同或相似功能的零件、组件、方框、电路、单元或模块。然而，这种使用仅是为了说明的简单和容易讨论；但是并不意味着这些部件或单元的构造或结构细节在所有实施例中是相同的，或者这样的共同参考的部件/模块是实现本文公开的特定实施例的教导的唯一方式。如本文所使用的，术语“模块”是指可以单独地或共同地实施为较大系统的一部分的电路，例如但不限于集成电路(ic)、包括实施为一个或多个集成电路的电路的组件、片上系统(soc)等。如本文所使用的，术语和首字母缩略词“中央处理单元”、“cpu”、“存储器控制器”、“mc”和“cpu/mc”是指提供cpu和/或mc的主机系统功能的一个或多个设备。还应当理解，根据上下文，术语和首字母缩略词“中央处理单元”、“cpu”、“存储器控制器”、“mc”和“cpu/mc”可以根据上下文互换。本文公开的主题涉及支持和/或管理模块内刷新特征、模块内ecc功能、模块内擦除和/或模块内损耗均衡管理的存储器模块，并且提供与主机设备的操作协调。在一个实施例中，如本文所公开的存储器模块提供存储器模块和cpu/mc之间的协调以使用模块内ras特征维持和/或增强系统存储器的性能、功耗、系统运行状况和可靠性。在一个实施例中，提供模块内ras特征的存储器模块可以实施为双列直插存储器模块(dimm)。在一个实施例中，根据本文所公开的主题的存储器模块提供在初始化时可选择地配置的协调选项，并且提供报告机制的内容，这是可选择的并且可以由主机cpu/mc使用以例如优化系统性能和/或系统功耗。图1描绘了包括根据本文所公开的主题的存储器模块101的示例实施例的系统100的功能框图。除了存储器模块101之外，系统100包括主机系统cpu102。系统cpu102可以包括与cpu101集成的存储器控制器103。或者，存储器控制器103可以与cpu102分离。存储器模块101可以实施为与同步双倍数据速率(ddr)兼容的非易失性双列直插存储器模块(nvdimm)。在另一实施例中，存储器模块101可以实施为与同步ddr4兼容的nvdimm。在另一个替代实施例中，存储器模块101可以实施为与dimm不同的配置。存储器模块101和cpu102/mc103在操作上通过接口通信耦合，cpu102/mc103通过该接口向存储器模块101发送命令和地址(cmd/addr)和数据，并且存储器模块101将数据和ras反馈状态信息(或消息)发送到cpu102/mc103。ras反馈状态信息可以用于使由存储器模块101提供的ras特征与cpu102/mc103的操作协调。存储器模块101包括模块内控制器104和多个存储器芯片105，存储器芯片105在一个实施例中可被配置为非易失性存储器芯片。在一个实施例中，每个存储器芯片105可以被配置为包括非易失性存储器单元的阵列。在替代实施例中，存储器芯片105可以被配置为dram存储器芯片，其中每个存储器芯片105可以被配置为包括dram存储器单元的阵列。在又一替代实施例中，存储器芯片105可以被配置为一个或多个非易失性存储器单元阵列(诸如非易失性随机存取存储器(nvram)和一个或多个dram存储器单元阵列的组合。在又一替代实施例中，存储器芯片105中的一个或多个可以被配置为包括一个或多个动态随机存取存储器现场可编程门阵列(dram-fpga)。模块内控制器104接收并处理来自cpu102/mc103的命令和地址信息，并将命令和地址信息传送到多个存储器芯片105。数据在cpu102/mc103和多个存储器芯片105之间双向通信。在一个实施例中，数据路径可以通过模块内控制器104，在另一个实施例中，数据可以通过不包括模块内控制器104的路径。模块内控制器104可以被配置为提供一个或多个模块内ras特征，例如模块内刷新特征、模块内ecc特征、模块内擦除特征和/或模块内损耗均衡特征。模块内控制器104可以包括：刷新逻辑(rl)106；一个或多个定时器107；一个或多个计数器108；一个或多个寄存器109和/或其他功能组件110，例如但不限于使得模块内控制器104能够提供一个或多个模块内ras特征的表格、驱动器、存储器阵列和逻辑。在一个实施例中，模块内控制器104可以被配置为向协调存储器模块101和cpu102/mc103的操作的cpu102/mc103提供与模块内ras特征相关的ras反馈状态信息。在另一个实施例中，存储器模块可以被配置为通过数据路径提供ras反馈状态信息，如结合图7-10所描述的。在存储器模块101被配置为nvdimm的实施例中，存储器模块101可以包括连接器上的引脚(或连接)，其已被改用以传达与由存储器模块101提供的模块内ras特征相关的ras反馈状态信息。例如，在一个实施例中，存储器模块连接器的五(5)个引脚可被重新用于传达ras反馈状态信息。在另一个实施例中，存储器模块连接器的八(8)个引脚可以被改用以传送ras反馈状态信息。在又一个实施例中，改用的连接器引脚的数量可以不同于根据本文公开的主题的存储器模块连接器的示例性五或八个引脚。如本文所使用的，术语“重新用于”和“改用”意味着连接器引脚的功能和信号方向已经从针对该引脚的先前建立的功能和信号方向改变。图2描绘了根据本文公开的主题的存储器信道200中的存储器模块连接器的示例实施例的引脚分配，其中所选择的引脚已被重新用于传送ras反馈状态信息。更具体地，图2描绘了通信信道200的两个存储器模块201和202的示例实施例的引脚分配，其中存储器模块201和202的存储器模块连接器的五(5)个引脚已被改用以将ras反馈状态信息传送到存储器控制器203。尽管图2描绘了存储器控制器203，但是应当理解，存储器控制器203可以由具有集成存储器控制器的cpu和/或cpu来代替。如图2中的虚线所示，五个示例连接器插脚odt[1]、cke[1]、cs_n[1]、ck_n[1]和ck_p[1]已被改用以将ras反馈状态信息传送到存储器控制器203。在其中八个连接器引脚已被改用以将ras反馈状态信息传送到存储器控制器的实施例中，示例的连接器引脚可以包括odt[1]、cke[1]、cs_n[1]、ck_n[1]、ck_p[1]、rfu[144](未示出)、rfu[205](未示出)和ruf[207](未示出)。应当理解，根据本文所公开的主题，存储器模块的其它连接器引脚可被改用以将ras反馈状态信息传送到存储器控制器。关于改用的连接器引脚的附加细节在2016年3月3日提交的美国临时专利申请序列号62/303,349中提供，其公开内容通过引用整体并入本文。传送ras反馈状态信息的周期数可以由特定存储器模块确定，和/或可以在存储器模块初始化时由cpu/mc选择性地配置。所传送的ras反馈状态信息的具体配置可以根据传送ras反馈状态信息的周期数而变化。例如，如果改用五个(5)连接器引脚，例如如图2所示，在一个实施例中，ras反馈状态信息可以在三(3)个周期上传送。在这种情况下，ras反馈状态信息可以包括15比特的信息。作为改用八(8)个连接器引脚的另一示例，ras反馈状态信息可以包括16比特的信息并且使用两(2)个周期来传送ras反馈状态信息。应当理解，传送ras反馈状态信息的周期数和/或比特数不限于本文公开的示例。ras反馈状态信息可以用于通过向cpu/mc通知无效访问来协调存储器模块和cpu/mc之间的操作，和/或可以用于报告所记录的统计。另外，ras反馈状态信息可以包含与原因、地址和提示的类别相关的信息，如下面结合表2和4-7更详细地描述的。表1列出了已改用五个连接器引脚的示例性实施例的一些信息以及已改用八个连接器引脚的示例性实施例的对比信息。在先前提及的于2016年3月3日提交的美国临时专利申请序列号62/303,349中提供了关于改用的连接器引脚的附加细节，其公开内容通过引用整体并入本文。表1-连接器引脚再利用的两个示例实施例。图3a描绘了根据本文所公开的主题，当存储器模块执行模块内刷新操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列300的示例实施例。图3b描绘了根据本文所公开的主题，当存储器模块执行模块内刷新特征时，在存储器控制器和存储器模块之间提供操作协调的信号序列310的另一示例实施例。在一个实施例中，图3a和3b的相应信号序列可在存储器模块的初始化时选择。在图3a的信号序列中，模块内刷新操作对于存储器控制器是透明的，因为存储器模块忽略了启动命令以便完成刷新操作。从存储器控制器的角度来看，完成启动命令需要较长的时间，并且存储器控制器发出读取或写入命令。在图3b的信号序列中，模块内刷新操作通过提供指示刷新操作正在进行的反馈状态消息来响应从存储器控制器接收的启动命令。作为响应，存储器控制器可以在等待启动命令完成时调度其他请求和/或操作和/或上下文切换。在一个实施例中，存储器控制器发送设置命令，该命令选择性地将模块内控制器置于模式中，其中信号序列300或者信号序列310被选择用于在模块内刷新操作期间响应启动命令。在一个实施例中，与模块内刷新操作相关的反馈状态消息的具体内容在存储器模块的初始化时是可选的。在图3a中，顶部部分描绘了从存储器控制器(mc)发送到存储器模块(mm)的信号或消息，而底部部分描绘了从存储器模块发送到存储器控制器的信号或消息。在图3a中的301处，指示了存储器模块正在执行模块内刷新操作。在302，存储器控制器向存储器模块发送启动act命令。当存储器模块执行模块内刷新操作时，忽略启动命令，并且不中断刷新操作。在303，存储器模块完成模块内刷新操作。在304，存储器模块发送存储器模块准备用于读取rd命令的ras反馈状态消息。在305，存储器控制器向存储器模块发送读取命令。在306，存储器模块通过输出与接收到的读取命令相对应的数据来进行响应。在图3b中，顶部部分描绘了从存储器控制器发送到存储器模块的信号或消息，而底部部分描绘了从存储器模块发送到存储器控制器的信号或消息。在图3b中的311处，存储器模块正在执行模块内刷新操作。在312，存储器控制器向存储器模块发送启动act命令。在313，存储器模块发送ras反馈状态消息，所述ras反馈状态消息指示存储器模块正在执行刷新操作并且用于存储器控制器在刷新操作完成之后进行重试。存储器控制器可以在刷新操作完成时调度其他请求和/或操作和/或上下文切换，以便协调与存储器模块的操作。ras反馈状态消息可以包括与正在经历刷新操作的存储器的列/体的标识有关的信息。在314，存储器模块完成模块内刷新操作。在315，存储器模块发送完成刷新操作的ras反馈状态消息。ras反馈状态消息可以包括已经完成刷新操作的存储器的列/体的标识。在316，存储器控制器向存储器模块发送启动act命令。在317，存储器模块发送存储器模块准备好用于读取命令的ras反馈状态消息。在318，存储器控制器向存储器模块发送读取rd命令。在319，存储器模块通过输出与接收到的读取命令相对应的数据来进行响应。图4a描绘了根据本文所公开的主题，当存储器模块执行模块内ecc操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列400的示例实施例。图4b描绘了根据本文公开的主题，当存储器模块执行模块内ecc操作并且其中发生纠错故障时，在存储器控制器和存储器模块之间提供操作协调的信号序列410的示例实施例。在图4a的信号序列中，模块内纠错操作由存储器模块执行。在图4b的信号序列中，通过存储器模块再次执行模块内纠错操作，但是在该特定信号序列中，发生纠错故障，并且反馈状态消息指示已经检测到错误，但未校正。在一个实施例中，与模块内纠错操作相关的反馈状态消息的具体内容在存储器模块的初始化时是可选的。在图4a中，顶部部分描绘了从存储器控制器发送到存储器模块的信号或消息，而底部部分描绘了从存储器模块发送到存储器控制器的信号或消息。在图4a中的401处，存储器控制器向存储器模块发送启动act命令。在402，存储器模块通过发送指示已执行ecc操作并且准备好用于读取rd命令的ras反馈状态消息来进行响应。ras反馈状态消息可以包括其中纠正了错误的存储器位置的地址信息。存储器控制器可以记录纠错事件。在403，存储器控制器发送读取命令。在404，存储器模块输出对应于读取命令的数据。在该信号序列中，cpu/mc以正常方式发出读取和写入命令，而ecc由存储器模块执行。在图4b中，顶部部分描绘了从存储器控制器发送到存储器模块的信号或消息，而底部部分描绘了从存储器模块发送到存储器控制器的信号或消息。在图4b中的411处，存储器控制器向存储器模块发送启动act命令。在412，存储器模块通过发送指示ecc操作故障并且未纠错的ras反馈状态消息来进行响应。另外，ras反馈状态消息可以包括标识其中发生错误并且未被纠正的位置的地址信息。在413，存储器控制器(或cpu)可以记录错误和/或采取适当的动作。在该信号序列中，cpu/mc以正常方式发出读取和写入命令，而ecc由存储器模块执行。内存模块尝试(memorymoduleattempts)未能更正错误，但指示已检测到错误和检测到的错误的地址，以及指示cpu/mc可以采取适当的操作。图5a描绘了根据本文所公开的主题，当存储器模块执行模块内擦除操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列500的示例实施例。图5b描绘了根据本文所公开的主题，当存储器模块执行模块内擦除操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列510的另一示例实施例。图5c描绘了根据本文所公开的主题，当存储器模块执行模块内擦除操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列520的又一示例实施例。在一个实施例中，图5a-5c的相应信号序列可在存储器模块的初始化时选择。在图5a的信号序列中，所示的模块内擦除操作是基本操作，其中存储器模块提供指示擦除操作正在进行以及当完成擦除操作时的反馈状态消息。在图5b的信号序列中，模块内擦除操作包括指示擦除操作正在进行的反馈状态消息。擦除操作可以通过正常访问中断。在擦除操作被中断的位置处恢复擦除操作，并且发送指示正在执行擦除操作的ras反馈状态消息。在图5c的信号序列中，模块内擦除操作具有高于正常访问的优先级。响应于指示擦除操作正在进行的反馈状态消息，存储器控制器可以在等待启动命令完成时调度其他请求和/或操作和/或上下文切换。在一个实施例中，与模块内损耗均衡控制操作相关的反馈状态消息的具体内容在存储器模块的初始化时也是可选的。在图5a中，顶部部分描绘了从存储器控制器发送到存储器模块的信号或消息，而底部部分描绘了从存储器模块发送到存储器控制器的信号或消息。在图5a中的501处，存储器模块向存储器控制器发送指示正在执行擦除操作的ras反馈消息。在擦除操作期间，存储器模块周期性地从存储器区域读取数据，使用ecc校正任何错误，并将校正的数据重写到存储器区域。对于信号序列的该实施例，擦除操作具有优先级，并且当正在执行擦除操作时，存储器控制器可以记录擦除事件。存储器控制器可以在擦除操作期间调度其他请求和/或操作和/或上下文切换。在502，存储器模块向存储器控制器发送完成擦除操作的ras反馈消息。如果ras反馈消息指示完成擦除操作并且还指示检测到一个或多个错误(以及它们各自的地址)但未校正，则存储器控制器可以采取适当的动作。在图5b中，顶部部分描绘了从存储器控制器发送到存储器模块的信号或消息，而底部部分描绘了从存储器模块发送到存储器控制器的信号或消息。在图5b中的511处，存储器模块向存储器控制器发送指示正在执行擦除操作的ras反馈消息。在512，存储器控制器向中断擦除操作的存储器模块发送启动命令。在513，存储器模块发送存储器模块准备用于读取rd命令的ras反馈状态消息。在514，存储器控制器向存储器模块发送读取命令。在515，存储器模块通过输出与接收到的读取命令相对应的数据来进行响应。在516，存储器模块在擦除操作被中断的位置处恢复擦除操作，并且向存储器控制器发送指示正在执行擦除操作的ras反馈状态消息。存储器控制器可以再次中断擦除操作，如512和513处所示。在517，存储器模块向存储器控制器发送完成擦除操作的ras反馈消息。如果ras反馈消息指示完成擦除操作并且还指示检测到一个或多个错误(以及它们各自的地址)但未校正，则存储器控制器可以采取适当的动作。在图5c中，顶部部分描绘了从存储器控制器发送到存储器模块的信号或消息，而底部部分描绘了从存储器模块发送到存储器控制器的信号或消息。在图5c中的521处，存储器模块向存储器控制器发送指示正在执行擦除操作的ras反馈消息。对于信号序列的该实施例，当正在执行擦除操作时，擦除操作具有优先级。存储器控制器可以记录擦除事件，并且可以调度其他请求和/或操作和/或上下文切换。在522，存储器控制器向存储器模块发送启动命令。在523，存储器模块向存储器控制器发送指示正在执行擦除操作的ras反馈状态消息。ras反馈状态消息可以包括指示在完成擦除操作之前的时间长度(延迟)的信息。存储器控制器可基于所指示的延迟而等待或可进行上下文切换。在524，存储器模块向存储器控制器发送完成擦除操作的ras反馈消息。如果ras反馈状态消息指示完成擦除操作并且还指示检测到一个或多个错误(以及它们各自的地址)但未校正，则存储器控制器可以采取适当的动作。在525，存储器控制器向存储器模块发送启动命令。在526，存储器模块发送存储器模块准备好用于读取命令的ras反馈状态消息。在527，存储器控制器向存储器模块发送读取rd命令。在528，存储器模块通过输出与接收到的读取命令相对应的数据来进行响应。图6a描绘了根据本文所公开的主题，当存储器模块执行模块内损耗均衡控制操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列600的示例实施例。图6b描绘了根据本文所公开的主题，当存储器模块执行模块内擦除操作时，在存储器控制器和存储器模块之间提供操作协调的信号序列610的另一示例实施例。在一个实施例中，图6a和6b的相应信号序列可在存储器模块的初始化时选择。在图6a的信号序列中，所描绘的模块内损耗均衡控制操作具有高于正常访问的优先级。存储器模块发送指示损耗均衡控制操作正在进行的反馈状态消息，并且存储器控制器可以在等待完成启动命成时调度其他请求和/或操作和/或上下文切换。在图6b的信号序列中，模块内损耗均衡控制操作提供反馈状态消息，指示响应于启动命令正在进行损耗均衡控制操作，但是损耗均衡控制操作具有优先级，并且不中断损耗均衡控制操作。响应于反馈状态，存储器控制器可以在等待启动命令完成时调度其他请求和/或操作和/或上下文切换。当完成损耗均衡控制操作时，由存储器模块发送反馈状态消息，并且存储器控制器可以开始正常访问。在一个实施例中，与模块内损耗均衡控制操作相关的反馈状态消息的具体内容在存储器模块的初始化时是可选的。在图6a中，顶部部分描绘了从存储器控制器发送到存储器模块的信号或消息，而底部部分描绘了从存储器模块发送到存储器控制器的信号或消息。在图6a中的601处，存储器模块向存储器控制器发送指示正在执行损耗均衡控制操作的ras反馈消息。在损耗均衡控制操作期间，存储器模块使用例如写计数表和重映射表来重映射非易失性存储器的存储器页，以交换存储器页来平衡非易失性存储器中的损耗。对于信号序列的该实施例，损耗均衡控制操作具有优先级。当正在执行损耗均衡控制操作时，存储器控制器可以记录损耗均衡事件。另外，存储器控制器可以调度其他请求和/或操作。在602，存储器模块向存储器控制器发送完成损耗均衡控制操作的ras反馈消息。在图6b中，顶部部分描绘了从存储器控制器发送到存储器模块的信号或消息，而底部部分描绘了从存储器模块发送到存储器控制器的信号或消息。在图6b中的611处，存储器模块向存储器控制器发送指示正在执行损耗均衡控制操作的ras反馈消息。对于信号序列的该实施例，损耗均衡控制操作具有优先级，并且当正在执行损耗均衡控制操作时，存储器控制器可以记录损耗均衡事件，并且可以调度其他请求和/或操作和/或上下文切换。在612，存储器控制器向存储器模块发送启动命令。在613，存储器模块向存储器控制器发送ras反馈状态消息，指示正在执行损耗均衡控制操作并且在损耗均衡控制操作完成之后重试。ras反馈消息可以包括指示在完成损耗均衡控制操作之前的时间长度(延迟)的信息。存储器控制器可基于所指示的延迟而等待或可进行上下文切换。在此信号序列中的614，存储器模块向存储器控制器发送完成损耗均衡控制操作的ras反馈消息。在615，存储器控制器向存储器模块发送启动命令。在616，存储器模块发送存储器模块准备好用于读取命令的ras反馈状态消息。在617，存储器控制器向存储器模块发送读取rd命令。在618，存储器模块通过输出与接收到的读取命令相对应的数据来进行响应。表2包括可以包含在ras反馈状态消息中的示例信息以及可由cpu/mc(即，主机)采取的潜在对应动作。表2-示例性ras状态信息返回参考其中五个(5)连接器引脚被改用的示例，可以由五个改用的连接器引脚传送并且使用四(4)个周期的示例的ras反馈状态消息可以如表3所示进行布置。表3-ras反馈状态消息的示例。在表3所示的示例ras反馈状态消息中，同步(sync)指示ras状态消息是新的反馈分组。tid指示交易标识(id)，其可以类似于地址。奇偶校验指示可以用于保护ras反馈状态消息的信息。应当理解，已经为表3的ras反馈状态消息改用的五个引脚的标识可以被定义为方便的。表4-7包括可以包含在ras反馈状态消息中的附加示例信息。表4-示例的ras反馈状态消息信息。表5-示例的ras反馈状态消息信息。表6-示例的ras反馈状态消息信息。表7-示例的ras反馈状态消息信息。图7描绘了根据本文所公开的主题的在cpu/mc701以及其中ras反馈状态消息经由dq(数据)总线传送的存储器模块702之间的接口700的示例实施例。图8描绘了根据本文公开的主题的经由dq总线传送ras反馈状态消息的方法的流程图800。在该替代的示例实施例中，可以在图8中的操作801处使用一个改用的连接器引脚，以发送由存储器模块702使用的d_rdy反馈信号以请求来自cpu/mc701的关注。在cpu/mc701接收到d_rdy反馈信号之后，在操作802，cpu/mc701通过第二改用的连接器引脚发送d_send信号，以在操作803从存储器模块702拉取(pull)ras反馈状态信息。三个改用的引脚用于传送tid。在该替代的示例实施例中，经由dq总线传送ras反馈状态消息。dq总线的相对大小允许将大量信息位从存储器模块传送到cpu/mc。在另一示例实施例中，主机(即系统cpu/mc)可以通过发送特殊的模式寄存器设置(mrs)命令来主动地请求存储器模块的ras反馈状态信息。图9描绘了根据本文所公开的主题的使用mrs命令来配置存储器模块以读取ras反馈状态消息的方法900的流程图。mrs命令通常被定义用于ddr4dimm，然而，根据本文公开的主题，mrs命令中的未使用的位可以被编程为用信号通知或触发存储器模块进入特殊模式，这里称为mpr读取模式，其也是常规地为ddr4dimm定义的模式。在901，主机向存储器模块发送mrs(mr3)命令。在902，主机向存储器模块发送读取(rd)命令。在903，存储器模块返回无效+记录消息而不是正常数据。在904，cpu/mc主机发出被配置为用信号通知或触发存储器模块以退出特殊mpr模式的另一个mrs命令。图10描绘了根据本文所公开的主题的当使用dq总线来传送反馈状态信息时的ras反馈状态消息1000的示例布置。如图10所描绘的，如1001处所示，通过dq总线从存储器模块输出八个64位字wd0-wd7，并且从存储器模块输出四个3位字作为在1002处指示的tid+无效消息。3位字可以通过改用的连接器引脚被传送。前两个64位字wd0和wd1的位[6:0]分别包含无效原因代码和重试时间代码。无效原因代码的位5指示是否发生错误。无效原因代码的位4指示是否正在进行迁移。无效原因代码的位3指示是否发生垃圾收集(gc)操作。无效原因代码的位2指示是否发生损耗均衡(wl)操作。无效原因代码的位1指示是否正在进行刷新操作。无效原因代码的位0指示是否发生了遗漏。重试时间代码的位5-2指示二进制基本乘数，并且重试时间代码的位1-0指示乘以基本乘数的时间单位。在一个实施例中，二进制00的单位码表示100ns的基本时间；二进制01的单位码表示1μs的基本时间；二进制10的单位码表示10μs的基本时间；并且二进制11的单位码表示100μs的基本时间。例如，如果重试时间码的位5-2是二进制0100(即，十进制4)，并且单位码是二进制00，则重试时间码指示400ns的重试时间。在另一实施例中，如果存储器模块通过将定时(timing)定义添加到现有alert_n连接器而处于nvdimm-p模式，则alert_n连接器引脚可用作d_rdy信号。在现有ddr4规范中，alert_n信号用于用信号通知发生两种类型的错误：写入循环冗余校验(crc)错误和命令地址(ca)奇偶校验错误。这两个错误可以通过alert_n信号的脉冲宽度来区分。例如，如果发生写入crc错误，则按照ddr4-2400规范，存储器模块使得alert_n信号在约6到约10个时钟周期之间变为低。如果发生命令地址(ca)奇偶校验错误，则按照ddr4-2400规范，存储器模块使得alert_n信号在约72到约144个时钟周期之间变为低。根据本文所公开的主题，约2和约3个周期之间的短alert_n脉冲宽度可以用于表示d_rdy信号，从而允许alert_n信号根据ddr4-2400规范对发生crc写入和ca奇偶校验作出反应。在一个实施例中，如果alert_n信号用于d_rdy，则d_rdy将始终具有最低的优先级，以使得确保检测到发生写入crc或ca奇偶校验。表8列出了根据本文所公开的主题的一个实施例的dramdimm模式和nvdimm-p模式中的存储器模块的连接器引脚。如表8所示，如果存储器模块处于dramdimm模式，alert_n*引脚(引脚208)以公知的方式操作，以从存储器控制器的角度提供发送(tx)和接收(rx)功能。信号cs_n[1]、odt[1]和cke[1](分别为引脚89、91和203)也以众所周知的方式操作，以从存储器控制器的角度提供发送功能。如果存储器模块处于nvdimm-p模式，则引脚208被定义为alert_n/d_rdy信号，并且从存储器控制器的观点来看，提供发送(tx)和接收(rx)功能。引脚89、91和203被定义为msg[2:0]，并从存储器控制器的角度提供接收功能。在一个实施例中，alert_n/d_rdy信号和msg[2:0]可以以单个数据速率操作。在另一实施例中，alert_n/d_rdy信号和msg[2:0]可以在ddr上操作。表8-dramdimm模式和nvdimm-p模式下内存模块的连接器引脚。表9阐述了根据本文公开的主题的当在nvdimm-p模式中被用作d_rdy信号时的alert_n连接器引脚的定时和消息定义。在nvdimm-p模式中，alert_n连接器引脚的脉冲宽度被定义为对于d_rdy信号在大约2和大约3个时钟周期之间。对于大约6到10个时钟周期之间的脉冲宽度，alert_n连接器引脚被定义为发生写入crc错误，并且对于72和144个时钟周期之间的脉冲宽度，alert_n连接器引脚被定义为发生命令地址(ca)奇偶校验错误。表9-当在nvdimm-p模式下用作d_rdy信号的alert_n连接器引脚的时序和消息定义alert_n脉冲宽度定义2～3d_rdy(对于nvdimm-p模式)6～10写入crc错误72～144ca奇偶校验错误在一个实施例中，alert_n引脚在被用作d_rdy信号之前对至少一个周期应当为高。此外，alert_n引脚在每个d_rdy信号后对至少一个周期应该为高，以便可以被主机系统识别。图11描绘了根据本文所公开的主题的用作d_rdy信号的alert_n引脚的信号图1100的实例。在图11中，信号流被指示为从存储器模块1102朝向存储器控制器1101。图12描绘了根据本文所公开的主题的存储器信道1200中的存储器模块连接器的另一示例实施例的引脚分配，其中所选择的引脚已被重新用于传达与d_rdy信号相关联的状态信息，例如但不限于缓存信息。特别地，图12描绘了通信信道1200的一个存储器模块1201的示例实施例的引脚分配，其中存储器模块连接器的三(3)个引脚已被改用以传送状态信息，例如但不限于，缓存信息、存储器控制器(未示出)、cpu(未示出)或具有集成存储器控制器(未示出)的cpu。如图12所示，三个示例连接器引脚odt[1]、cke[1]和cs_n[1]已被改用以将缓存状态信息传送到存储器控制器。应当理解，根据本文所公开的主题，存储器模块的其它连接器引脚可被改用以将缓存状态信息传送到存储器控制器。在另一个实施例中，示例连接器引脚odt[1]和cke[1]分别用于将缓存状态信息作为msg[0]和msg[1]，以使得消息是两位宽，但是包括消息选通信号msg_s以使能双倍数据速率(ddr)。在一个实施例中，专用引脚不用于d_send。相反，使用用于d_send的未定义的ddr4命令，并且在本文中将其称为交易突发(tb)命令，其发起交易数据突发，以便通过使用现有的命令和地址引脚提供相同的功能。交易突发命令在nvm直接模式和dram+nvm缓存模式中是有效的(operative)。表10阐述了交易突发命令的定义。表10-交易突发命令。交易突发功能第一时钟cke的前一个周期hcke的当前周期hact_nhras_n/a16lcas_n/a15hwe_n/a14hbg0–bg1lba0–ba1lc0–c2hbc_n/a12rfua17；a13；a11，a10突发计数a9–a0图13描绘了根据本文公开的主题的用于交易突发(tb)命令的信号流1300。如图13所示，主机1301可以在1303处将两个trd命令发送到ca总线上的存储器模块1302。存储器模块1302通过指示在1304处准备以供获取两个读取来进行响应。稍后，主机1301然后在1305发送tb命令，指示存储器模块1302形成两个数据段的两个突发1306。附加的每个分组包括有效(v)位和相应的id(rid)。除非主机接收到d_rdy信号，否则主机不发出tb命令。tb命令和数据返回之间的时间可以是固定的，并且在一个实施例中，可以与tsnd相同。图14描绘了根据本文公开的主题的用于读取状态(rs)消息的信号流程1400。类似于结合图7-9描述的实施例，主机可以从存储器模块主动地读取状态信息，或者存储器模块1402可以使用tsn消息主动地请求来自主机1401的注意，并且向主机1401发送状态信息，如图14所示。如果主机1401想要读取存储器模块1402的状态，则主机在1403发送rs命令。如果存储器模块1402想获得主机1401注意，则存储器模块1402发送d_rdy信号(图14中未指示)，并且在1404，主机1401向存储器模块1402发送tb命令以读取状态。在一个实施例中，ras反馈状态信息的定义可以与结合图7-9所描述的相同。除了ras反馈状态信息之外，状态信息消息还可以包括写入信用(wc)和写入id(wid)信息以使得存储器模块可以返回用于写入状态的信息(例如，通过检查wid来确定写入是否成功，或者通过检查wc来确定是否存在足够的空间来接受更多的写入数据)。在一个实施例中，crc可以用于分组完整性保护。主机1401可以通过读取“msg[0]，周期1”来区分正常分组和状态分组。也就是说，如果msg[0]位是“0”，则主机1401将该分组解码为正常数据。如果msg[0]位为“1”，则主机1401将分组解码为状态分组。在一个实施例中，可以如表11所示定义读取状态消息。表11-读取状态消息。表12阐述了根据本文公开的主题的读取状态分组的示例定义。表12-读取分组-“读取状态”在一个实施例中，读取状态(rs)命令可以用于读取存储器模块的状态，包括写入信用(wc)和存储器模块响应信息。读取状态命令可以在nvm直接模式和dram+nvm缓存模式中可用。图15描绘了根据本文公开的主题的读取状态(rs)返回消息的示例性布置。图16描绘了根据本文公开的实施例的包括存储器模块并提供与主机设备的操作协调的电子设备1600，该存储器模块支持和/或管理模块内刷新特征、模块内ecc功能、模块内擦除和/或模块内损耗均衡管理。电子设备1600可以用于但不限于计算设备、个人数字助理(pda)、膝上型计算机、移动计算机、网络平板电脑、无线电话、蜂窝电话、智能电话、数字音乐播放器、或有线或无线电子设备。电子设备1600可以包括：控制器1610；输入/输出设备1620，例如但不限于小键盘、键盘、显示器或触摸屏显示器；存储器1630；和无线接口1640，它们通过总线1650彼此耦合。控制器1610可以包括例如至少一个微处理器、至少一个数字信号处理、至少一个微控制器等。存储器1630可以被配置为存储要由控制器1610使用的命令代码或用户数据。在一个实施例中，存储器1630包括存储器模块并提供根据本文公开的实施例的与主机设备的操作协调的电子设备，该存储器模块支持和/或管理模块内刷新特征、模块内ecc功能、模块内擦除和/或模块内损耗均衡管理。电子设备1600可以使用无线接口1640，其被配置为使用rf信号向无线通信网络发送数据或从无线通信网络接收数据。无线接口1640可以包括例如天线、无线收发器等。电子系统1600可以用在通信系统的通信接口协议中，例如但不限于，码分多址(cdma)、全球移动通信系统(gsm)、北美数字通信(nadc)、扩展时分多址(e-tdma)、宽带cdma(wcdma)、cdma2000、wi-fi、市政wi-fi(muniwi-fi)、蓝牙、数字增强无绳电信(dect)、无线通用串行总线(无线usb)、具有无缝切换的快速低延迟接入正交频分复用(flash-ofdm)、ieee802.20、通用分组无线服务(gprs)、iburst、无线宽带(wibro)、wimax、wimax高级、通用移动电信服务-时分双工(umts-tdd)、高速分组接入(hspa)、演进数据优化(evdo)、长期演进-高级(lte-高级)、多信道多点分布服务(mmds)等。图17描绘了根据本文公开的实施例的可以包括存储器模块并提供与主机设备的操作协调的存储器系统1700，该存储器模块支持和/或管理模块内刷新特征、模块内ecc功能、模块内擦除和/或模块内损耗均衡管理。存储器系统1700可以包括用于存储大量数据的存储器设备1710和存储器控制器1720。存储器控制器1720响应于主机1730的读取/写入请求，控制存储器装置1710读取存储在存储器装置1710中的数据或将数据写入存储器装置1710。存储器控制器1730可以包括用于将从主机1730(例如，移动设备或计算机系统)提供的地址映射到存储器设备1710的物理地址的地址映射表。存储器装置1710可以包括存储器模块并提供根据本文公开的实施例的与主机设备的操作协调的存储器系统，该存储器模块支持和/或管理模块内刷新特征、模块内ecc功能、模块内擦除和/或模块内损耗均衡管理。如本领域技术人员将认识到的，可以在宽范围的应用中修改并改变本文描述的创新概念。因此，所要求保护的主题的范围不应限于上面讨论的任何具体示例性教导，而是由所附权利要求限定。当前第1页12