一种用于数字化PET探测器的时钟分配装置的制作方法

本发明涉及医疗影像领域的一种飞秒时钟分配装置，更具体地涉及一种用于数字化pet探测器的时钟分配装置。

背景技术：

pet(positronemissiontomography,正电子发射断层成像)成像技术是核医学领域比较先进的临床检查影像技术，已经有越来越多的医院开始使用临床pet整机辅助诊断治疗。在pet成像技术中，理想状态下的时钟信号是幅值、频率一定的周期性方波，用于驱动各类包含时序逻辑的电子芯片，比如arm(acornriscmachine)处理器、fpga和cpu等，时钟信号的频率的度量单位采用国际单位制单位赫兹(hz)。复位信号是指一段高电平或低电平，用于复位时序逻辑，对于数字化pet探测器来说，复位信号是必须的，在复位信号被释放的时候，数字化pet探测器的工作状态被初始化，内部脉冲计数器被归零。数字化pet探测器的时钟分配装置将产生成百上千的时钟/复位信号，同步时钟/复位信号包括两种情形：第一种是同步时钟信号，即所有的时钟信号同步，所有的时钟信号的波形完全一致，并且上升沿在同一时刻到来；第二种是同步复位信号，即所有的复位信号同步，所有的复位信号的波形完全一致，同一时间开始，同一时间结束。

随着pet成像技术的发展，利用多个数字化pet探测器模块搭建pet整机的方案逐渐成熟，在此方案中，一个可供全身扫描用的临床pet整机需要采用数百个数字化pet探测器模块形成扫描环，每个数字化pet探测器都需要一路时钟信号驱动和一路复位信号以初始化工作状态，这就要求配套的时钟分配装置具有输出多路同步的时钟信号或者复位信号的能力。

针对此问题，现有技术主要通过以下两种方案解决：

第一种，选择具有两路可选输入接口的时钟扇出芯片，把高精度压控振荡器的输出连接到时钟扇出芯片的一路输入，把外部时钟源的时钟信号输入连接到时钟扇出芯片的另一路输入。该时钟扇出芯片具有一对输入引脚，拉到高电平时，选通一路输入，拉到低电平时，选通另一路输入。因此，可用一个能够在高低电平之间切换的开关以决定时钟扇出芯片的输入来自压控振荡器或者来自外部时钟源。

第二种，利用fpga(fieldprogrammablegatearray，现场可编程门阵列)配合专用的pll(phaselockedloop，锁相环)芯片实现可编程的多路时钟信号输出，该种模式下，pll芯片是主体，时钟信号通过pll输出，fpga输出多路复位信号。

但是，对于数字pet探测器，根据扫描环的大小，需要的同步时钟信号或者同步复位信号的数目是不固定的，通常在10到1000之间。当扫描环的直径和层数较大时，现有技术无法提供足够数目的同步时钟信号或者复位信号，比如，滨松定制的时钟分配装置c13501-03至多能输出128路同步时钟/复位信号。而且现有技术还存在不支持触发，时钟信号的频率、相移、占空比、复位信号持续时间等参数无法动态调整的缺点，用户无法实时地了解时钟分配装置的运行状态。

技术实现要素：

本发明的目的是提供一种用于数字化pet探测器的时钟分配装置，从而解决现有技术中无法提供足够数目的同步时钟信号或者复位信号的问题。

为了解决上述技术问题，本发明的技术方案是提供一种用于数字化pet探测器的时钟分配装置，该时钟分配装置包括至少一个时钟模块，时钟模块包括：有源晶振，有源晶振用于产生时钟信号；锁相环，锁相环与有源晶振通信连接，锁相环接收并处理时钟信号以形成第一低电压差分信号；第一时钟扇出缓冲器，第一时钟扇出缓冲器包括两对差分输入端和一个选通引脚，其中一对差分输入端与锁相环连接以接收第一低电压差分信号，第一时钟扇出缓冲器与十二路输出连接器通信连接；fpga芯片，fpga芯片与第一时钟扇出缓冲器的选通引脚连接，fpga芯片与十二路输出连接器通信连接以向输出连接器发送fpga芯片产生的第二低电压差分信号；滑动开关，滑动开关与fpga芯片连接以可选择地向fpga芯片发送相对的高电平或者低电平；轻触开关，轻触开关与fpga芯片连接以向所述fpga芯片发送复位信号；输入连接器，输入连接器具有两对输出端，其中一对输出端与fpga芯片连接；第二时钟扇出缓冲器，第二时钟扇出缓冲器的输入端口与输入连接器的另一对输出端连接，第二时钟扇出缓冲器具有至少两对输出端口，其中一对输出端口与所述fpga芯片连接，另一对输出端口与第一时钟扇出缓冲器的另一对差分输入端连接。

锁相环通过一单端输入引脚和一对差分输出引脚集成于fpga芯片上，有源晶振通过单端输入引脚与锁相环连接，锁相环通过差分输出引脚与第一时钟扇出缓冲器的其中一对差分输入端连接，锁相环接收所述时钟信号后进行倍频、分频处理以形成所述第一低电压差分信号。

第一时钟扇出缓冲器以pcb差分走线形式与十二路输出连接器连接。

轻触开关包括按下和释放两种模式，当轻触开关被按下时，fpga芯片生成十二路复位信号。

十二路复位信号通过高低电平的变化触发fpga芯片内部的相应逻辑产生，复位信号以第二低电压差分信号的形式输出至十二个输出连接器。

时钟分配装置还包括千兆以太网口和串口，其中，千兆以太网口和串口分别与fpga芯片通信连接。

第一时钟扇出缓冲器采用adclk954型，具有两对差分输入端和十二对差分输出端，差分输出端与十二路输出连接器通信连接；第二时钟扇出缓冲器采用adclk944型，具有一对输入端口和四对输出端口。

滑动开关具有左右两个开关，当滑动开关被拨到左侧时，滑动开关向fpga芯片发送一个为单位为0的相对的低电平，fpga芯片将低电平反相后输出至第一时钟扇出缓冲器；当滑动开关被拨到右侧时，滑动开关向fpga芯片发送一个单位为1的相对的低电平，fpga芯片将高电平反相后输出至第一时钟扇出缓冲器。

时钟分配装置的其中一个时钟模块的滑动开关拨到左侧，作为主机；其余的时钟模块的滑动开关拨到右侧，作为从机；主机的输出连接器和从机的输入连接器一对一连接，从机的输出连接器连接至各个pet探测器模块的输入连接器。

时钟分配装置的其中一个时钟模块的滑动开关拨到左侧，作为主机；另一部分时钟模块的滑动开关拨到右侧，作为从机，从机包括第一从机和第二从机，其中，主机的输出连接器和第一从机的输入连接器一对一连接，第一从机的输出连接器和第二从机的输入连接器一对一连接，第二从机的输出连接器连接至各个pet探测器模块的输入连接器。

本发明提供的用于数字化pet探测器的时钟分配装置，通过不同数目的时钟模块组成，可提供最少12路同步时钟信号和同步复位信号。本发明的基本单位是时钟模块，时钟模块与时钟模块之间可进行级联以提供更多输出，用户可根据不同的应用场景，购买不同数量的时钟模块以搭建合适的时钟分配装置，从而最优化成本。同时，本发明能够保证时钟分配装置输出的时钟信号和复位信号是同步的。

附图说明

图1是根据本发明的一个优选实施例的用于数字化pet探测器的时钟分配装置的单个时钟模块的原理示意图；

图2是根据本发明的一个优选实施例的用于数字化pet探测器的时钟分配装置的时钟分配装置的原理示意图；

图3是根据本发明的一个优选实施例的用于数字化pet探测器的时钟分配装置的时钟分配装置的单板工作原理示意图，其中级联级数为2；

图4是根据本发明的一个优选实施例的用于数字化pet探测器的时钟分配装置的时钟分配装置的工作示意图，其中级联级数为3。

具体实施方式

以下结合具体实施例，对本发明做进一步说明。应理解，以下实施例仅用于说明本发明而非用于限制本发明的范围。

图1为根据本发明一个实施例的用于数字化pet探测器的时钟分配装置的原理示意图，由图1可知，本发明的时钟分配装置包括若干个时钟模块10，每一个时钟模块10包括有源晶振11、锁相环12、第一时钟扇出缓冲器13，滑动开关20、现场可编程门阵列(以下简称fpga)芯片30、轻触开关40和输出连接器70，其中，有源晶振11与锁相环12通过引脚31连接，有源晶振11产生时钟信号并将该时钟信号发送至锁相环12；锁相环12接收该时钟信号后进行倍频、分频处理并形成第一低电压差分信号(low-voltagedifferentialsignaling，lvds)，锁相环12通过一对差分输出引脚32连接至第一时钟扇出缓冲器13的一对差分输入端131，锁相环12将该第一低电压差分信号发送至第一时钟扇出缓冲器13；滑动开关20与fpga芯片30通过引脚33连接，fpga芯片30的另一对引脚34与第一时钟扇出缓冲器13的选通引脚133连接，滑动开关20具有左右两个开关，当滑动开关20被拨到左侧时，输出一个为单位为“0”的相对的低电平，这个低电平通过引脚33输入fpga芯片30，经过fpga芯片30内部的反相器进行反相后变为单位为“1”的相对的高电平，该高电平从fpga芯片30的另一对引脚34输出至第一时钟扇出缓冲器13，把第一时钟扇出缓冲器13的选通引脚133的电平拉高；第一时钟扇出缓冲器13通过引脚134以pcb差分走线形式与十二路输出连接器70连接，从而把来自锁相环12的第一低电压差分信号扇出为十二路，以低压正发射极耦合逻辑(lowvoltagepositiveemitter-couplelogic，lvpecl)差分电平的形式输出。

值得注意的是，在图1的实施例中，锁相环12集成于fpga芯片30上，具体地，锁相环12连接于fpga芯片30的单端输入引脚31和一对差分输出引脚32之间，有源晶振11通过单端输入引脚31与锁相环12连接，锁相环12通过差分输出引脚32与第一时钟扇出缓冲器13的其中一对差分输入端131连接，从而使得fpga芯片30可输出锁相环12输出的第一低电压差分信号。

进一步地，轻触开关40与fpga芯片30的引脚35连接，fpga芯片30的另一对引脚36与十二个输出连接器70连接。轻触开关40与滑动开关20类似，在按下和释放时，轻触开关40的输出可在相对的高低电平之间切换。当轻触开关40被按下时，fpga芯片30输出的第一低电压差分信号的上升沿从相对的高电平变为低电平，从而触发fpga芯片30内部的相应逻辑并且在fpga芯片30内产生十二路复位信号，这些复位信号通过fpga芯片30的引脚36以第二低电压差分信号的形式输出至十二个输出连接器70。具体地，复位信号可通过一些端接电阻和电容的处理后以pcb差分走线的形式输入至十二个输出连接器70。

本发明的时钟分配装置还包括输入连接器50和第二时钟扇出缓冲器60，其中，输入连接器50具有两对输出端的引脚51和52，输入连接器50的一对输出端的引脚51与fpga芯片30的引脚37连接，输入连接器50的另一对输出端的引脚52与第二时钟扇出缓冲器60的输入端口连接，第二时钟扇出缓冲器60具有四路输出端口，其中一路输出端口与fpga芯片30的差分引脚38连接，另一路输出端口与第一时钟扇出缓冲器13的输入端132连接，其余的两路输出端口空置。

触发信号通过输入连接器50进入fpga芯片30，fpga芯片30通过内部的逻辑将触发信号的到达时间信息和pet探测器模块采集到的闪烁脉冲时间信息按时间轴对齐，就能提取特定时间段的数据，从而对特定时间的组织或器官成像。

在图1的实施例中，本发明的时钟分配装置还包括千兆以太网口80和串口90，其中，千兆以太网口80与fpga芯片的引脚310通信连接，串口90与fpga芯片的引脚39通信连接，时钟模块10通过串口90和千兆以太网口80和pc通信，从而使得用户通过配套的上位机软件，可从pc发送指令到时钟模块10，实时地修改锁相环12的参数，达到修改时钟信号的频率、相位、占空比等参数的目的。千兆以太网口80和串口90与fpga芯片30之间的通信连接可通过任意形式完成，比如，通过fpga芯片的若干引脚先连接至通讯芯片，然后再由通讯芯片连接至千兆以太网口和串口，在此不再赘述。

本发明的时钟模块10具有两种工作模式：主机模式和从机模式。下面结合附图1和具体实施例分别进行详细说明。

(一)主机模式：

时钟信号的生成和输出：

有源晶振11产生一个频率为50mhz，幅值为3.3v的时钟信号，该时钟信号通过引脚31输入锁相环12，锁相环12对该时钟信号进行倍频、分频的处理，之后通过fpga芯片30的一对差分输出引脚32以及第一时钟扇出缓冲器13的一对差分输入端131以lvds差分电平的形式输出至第一时钟扇出缓冲器13。在主机模式下，滑动开关20被拨到左侧，输出一个为单位为“0”的相对的低电平，该低电平通过引脚33输入fpga芯片30，在fpga芯片内部转换为单位为“1”的相对的高电平，该高电平再从另一对引脚34输出至第一时钟扇出缓冲器30，把第一时钟扇出缓冲器30的选通引脚133的电平拉高。第一时钟扇出缓冲器13把来自锁相环12的时钟信号扇出为十二路，以lvpecl差分电平的形式输出，再经过一些端接电阻和电容，最后通过严格的pcb(印制电路板)差分走线连接到十二个输出连接器70。同时，时钟模块10可通过图中的串口90和千兆以太网口80和pc通信。用户使用配套的上位机软件，从pc发送指令到时钟模块，实时地修改锁相环的参数，从而达到修改时钟信号的频率、相位、占空比等参数的目的。

复位信号的生成和输出：

由于锁相环12被集成于fpga芯片30上，fpga芯片30可锁存锁相环12输出的第一低电压差分信号的上升沿。当轻触开关40被按下时，该上升沿从高电平变成低电平，通过fpga芯片30内部的相应逻辑产生十二路复位信号。这些复位信号通过fpga芯片的引脚36，以lvds电平的形式输出，复位信号再经过一些端接电阻和电容，最后通过严格的pcb差分走线连接至十二个输出连接器70。用户也可以使用配套的上位机软件，从pc发送复位指令到时钟模块。复位指令包括复位时长，因此复位时长是可以自定义的。

(二)从机模式：

时钟信号的输出：

来自主机的时钟信号经过图1中的输入连接器50，连接到第二时钟扇出缓冲器60并且扇出为两路，其中一路通过差分输入端132连接到第一时钟扇出缓冲器13，另外一路连接到fpga芯片30的全局时钟输入引脚38。在从机模式下，滑动开关20被拨到右侧，输出一个单位为“1”的相对的高电平，该高电平通过引脚33输入fpga芯片30，在fpga芯片30内经过反相处理后变为单位为“0”的相对的低电平，再从另一个引脚34输出，把第一时钟扇出缓冲器13的选通引脚133的电平拉低。第一时钟扇出缓冲器13把来自第二时钟扇出缓冲器60的时钟信号扇出为十二路，以lvpecl差分电平的形式输出，再经过一些端接电阻和电容，最后通过严格的pcb差分走线连接到十二个输出连接器70。在从机模式下，时钟模块10不具备独立输出时钟信号的能力。

复位信号的输出：

来自主机的复位信号经过输入连接器50后，通过引脚51和引脚37发送至从机的fpga芯片30，fpga芯片39用第二时钟扇出缓冲器60输入的时钟信号锁存该复位信号，然后在fpga芯片内部经过相应逻辑处理后产生十二路复位信号，以lvds差分电平的形式输出。复位信号通过fpga芯片的引脚36，再经过一些端接电阻和电容，最后通过严格的pcb差分走线发送至输出连接器70。在从机模式下，时钟模块不具备独立输出复位信号的能力。

再如图2所示，当同时工作的pet探测器数量小于12时，本发明的时钟分配装置由单个时钟模块10组成。单个时钟模块10包括十二个输出连接器70，当滑动开关20在左侧时，单个时钟模块10自身足以提供十二路同步时钟/复位信号的输出。每个输出连接器70有两对引脚，由于时钟信号和复位信号都以差分电平形式输出，因此一对引脚用于输出时钟信号，另一对引脚用于输出复位信号。每个pet探测器模块101上都有一个用于同步时钟/复位信号的输入连接器，该输入连接器和时钟模块10上的型号相同，并且有配套的线缆。假如有n(n小于等于12)个pet探测器模块101同时运行，则需用n根线缆，把各个pet探测器模块101上的输入连接器和时钟模块10的输出连接器70一对一相连，如图2中实线箭头所示。在pet探测器模块101正常工作时，时钟模块10输出的时钟信号通过线缆不间断地发送到pet探测器模块101，驱动其内部的时序逻辑工作，复位信号一直维持在相对的高电平。当初始化pet探测器模块101的工作状态时，复位信号切换为低电平，从而复位pet探测器模块内部的时序逻辑。

进一步地，如图3所示，根据本发明的另一个实施例，当同时工作的pet探测器模块201的数量大于12时，单个时钟模块的输出能力已不足以满足需求。此时，时钟分配装置包括多个时钟模块的级联，此处的级联是指一种连接方式，即主机的输出连接到从机的输入。每个时钟模块上均预留一个用于同步时钟/复位信号输入的输入连接器，该输入连接器和用于输出的输出连接器的型号相同。当同时工作的pet探测器模块201数量大于12小于等于144时，需要两级级联。其中，取一个时钟模块210，将其滑动开关拨到左侧，作为主机；其余的时钟模块211、212、213的滑动开关拨到右侧，作为从机。将主机210的输出连接器和从机211、212、213的输入连接器用线缆一对一连接，然后将从机211、212、213的输出连接器连接至各个pet探测器模块201的输入连接器，如图3中实线箭头所示。在pet探测器模块201正常工作时，主机210输出的时钟信号通过线缆不间断地发送至从机211、212、213，再经由从机211、212、213通过线缆不间断地发送至各个pet探测器模块201。在pet探测器模块201正常工作时，复位信号一直维持在相对的高电平，当初始化pet探测器模块201的工作状态时，复位信号切换为低电平，以复位pet探测器模块内部的时序逻辑。

更进一步地，如图4所示，根据本发明的又一个实施例，当同时工作的pet探测器模块的数量大于144时，两级级联组成的时钟分配装置的输出能力已不足以满足需求，此时需要相应地增加级联，比如图4中的三级级联，可支持最多1728个pet探测器模块301，完全能够满足搭建临床pet的需求。具体地，取一个时钟模块310，将其滑动开关拨到左侧，作为主机；其余的时钟模块311、312、313、321、322、323的滑动开关拨到右侧，作为从机，其中，时钟模块311、312、313作为第一从机，时钟模块321、322、323作为第二从机，主机310的输出连接器和第一从机311、312、313的输入连接器采用线缆一对一连接，第一从机311、312、313的输出连接器和第二从机321、322、323的输入连接器采用线缆一对一连接，第二从机321、322、323的输出连接器连接到各个pet探测器模块301的输入连接器，如图4中实线箭头所示。在pet探测器模块301正常工作时，主机输出的时钟信号通过线缆不间断地发送到从机，再经由从机通过线缆不间断地发送到pet探测器模块。在pet探测器模块301正常工作时，复位信号一直维持高电平，当初始化pet探测器模块的工作状态时，复位信号切换为低电平，以复位pet探测器模块内部的时序逻辑。本领域技术人员应当理解的是，本发明中的级联可继续增加至所需的通道数量，并不局限于三级级联。

在本发明的一个实施例中，第一时钟扇出缓冲器采用adclk954型，其具有两对差分输入端和十二对差分输出端，两对差分输入端分别为差分输入端131和差分输入端132，十二对差分输出端分别与十二个输出连接器70连接；第二时钟扇出缓冲器采用adclk944型，其具有一对输入端口和四对输出端口，其中在图1的实施例中只用到了两对输出端口，分别连接fpga芯片的引脚38和第一时钟扇出缓冲器的差分输入端132，另外两对输出空置。

本发明提供的用于数字化pet探测器的时钟分配装置，具有以下优点：

第一，本发明采用模块化设计，其基本单位是时钟模块，时钟模块与时钟模块之间可进行级联，形成树状结构以提供更多输出，可扩展性强，用户可根据不同的应用场景，配置不同数量的时钟模块以搭建合适的时钟分配装置，从而最优化成本。

第二，本发明的时钟分配装置输出的时钟信号或者复位信号的数目不仅局限于1728，还可扩展为任何所需的数目，远超现有技术。

第三，在任何情况下，时钟分配装置输出的时钟信号同步，复位信号同步，而且时钟信号和复位信号之间也同步。

第四，该时钟分配装置输出的时钟信号为高速差分电平，符合lvpecl电平标准，低噪声，低抖动。

第五，时钟分配装置输出的时钟信号的频率、占空比、相移以及复位信号的持续时间可通过千兆以太网接口或串口进行调整，运行状态信息也可通过这些接口获取。以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。即凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。