一种飞机电台软件无线电演示平台的制作方法

本实用新型属于一种基于FPGA+DSP+ARM+RF架构的实现无线通信方式的领域，具体的说是一种飞机电台软件无线电演示平台。

背景技术：

传统电台是以硬件为核心的设计模式，软件无线电将宽带A/D转换器尽可能靠近射频天线，尽可能早地将接收到的模拟信号转化为数字信号，在通用的硬件平台上最大程度地通过软件来实现不同的通信方式。软件无线电以现代通信理论为基础，以数字信号处理为核心，以微电子技术为支撑，突破了传统的无线电台以功能单一、可扩展性差的硬件为核心的设计局限性，强调以可编程的硬件作为通用平台，尽量地用可升级、可重配置的软件来实现各种无线电功能的设计新思路。

技术实现要素：

本实用新型所要解决的技术问题在于提出一种飞机电台软件无线电演示平台，实现了全数字架构测试实验无线通信。

本实用新型所要解决的技术问题采用以下技术方案来实现：

一种飞机电台软件无线电演示平台，包括FPGA模块、ARM模块、DSP模块、A/D/A模块、电源模块、时钟模块，所述A/D/A模块连接所述FPGA模块完成信号的模数和数模转换，所述FPGA模块完成DDC下变频，DUC上变频，直扩和解扩功能，所述DSP模块连接所述FPGA模块接收传输的信号，完成同步，调制解调，调频控制功能，所述ARM模块连接所述FPGA模块和所述DSP模块完成程序加载，模式控制功能。

所述电源模块输出多种电压的电源，包括TPS79601芯片产生数字1.4V电源和数字1.2V电源，TPS79518芯片产生数字1.8V电源，TPS72515芯片产生数字1.5V电源，TPS79326芯片产生数字2.5V电源，TPS79533芯片产生模拟3.3V电源。

所述时钟模块包括主时钟晶振,AD晶振和时钟缓冲器，所述主时钟晶振频率为16.256Mhz，所述时钟缓冲器采用CY2304芯片，所述主时钟晶振连接所述时钟缓冲器产生所述FPGA模块和所述DSP模块需要的32.512Mhz时钟，所述ARM模块需要的16.256Mhz时钟，所述AD晶振产生所述A/D/A模块需要的外部参考时钟19.2Mhz。

所述A/D/A模块包括第一AD芯片，第二AD芯片和第三AD芯片，所述第一AD芯片采用AD9862，第二AD芯片采用AD8138，第三AD芯片采用AD8009，外部无线信号接入所述第二AD芯片将单端信号转换成差分信号，所述第二AD芯片连接所述第一AD芯片进行AD采样，所述第一AD芯片连接所述第三AD芯片将需要发射的差分信号合成为无线信号发出。

所述FPGA模块采用双FPGA芯片设计，包括第一FPGA芯片，第二FPGA芯片，所述第一FPGA芯片采用XC2V250芯片，所述第二FPGA芯片采用XC3S1000芯片，所述第二FPGA芯片完成对待发信号的直扩和对接收到的信号的解扩功能，所述第二FPGA芯片连接所述所述第一AD芯片传输数据信号，所述第一FPGA芯片连接所述DSP模块产生伪随机序列的调频图案，供跳频控制使用。

所述DSP模块包括DSP芯片，所述DSP芯片采用TMS320C6416芯片，完成同步，调制解调，调频控制功能。

所述ARM模块包括ARM芯片和串口数据芯片，所述ARM芯片采用S3C2410A，所述串口数据芯片采用ST16C554,所述ARM芯片通过串口连接于述串口数据芯片接收上层数据，通过RAM接口连接有SDRAM同步动态内存，通过SPI接口连接有FLASH非易失性存储器保存数据。

本实用新型的有益效果是：本实用新型实现了全数字化系统，系统架构合理，结构简洁，整体上采用了用ARM+DSP+FPGA+RF的构架，可以实现任何典型的无线通信方式。演示平台运行WinCE系统，界面友好美观，人机交互性强。打破了传统电台试验的局限性，对各类无线信号能够进行模拟，可以进行二次开发和创新开发，大大方便了实验和教学。

附图说明

下面结合附图和实施例对本实用新型进一步说明。

图1为本实用新型的硬件结构图；

图2为本实用新型的软件流程图；

图3为本实用新型的A/D/A模块电路图；

图4为本实用新型的DSP软件流程图。

具体实施方式

为了使本实用新型实现的技术手段、创作特征、达成目的与功效易于明白了解，下面对本实用新型进一步阐述。

如图1所示的硬件结构图：

本实用新型以DSP为核心运算单元，FPGA(为核心控制和信号桥接单元，它们完成了中频系统几乎所有的运算处理和控制功能。其它单元模块包括DDC、DUC、ADC、DAC、AGC等。

一种飞机电台软件无线电演示平台，包括FPGA模块1、ARM模块2、DSP模块3、A/D/A模块4、电源模块5、时钟模块6，所述A/D/A模块4连接所述FPGA模块1完成信号的模数和数模转换，所述FPGA模块1完成DDC下变频，DUC上变频，直扩和解扩功能，所述DSP模块3连接所述FPGA模块1接收传输的信号，完成同步，调制解调，调频控制功能，所述ARM模块2连接所述FPGA模块和所述DSP模块完成程序加载，模式控制功能。

所述FPGA模块1包括第一FPGA芯片D11，第二FPGA芯片D12，所述第一FPGA芯片D11采用XC2V250芯片，所述第二FPGA芯片D12采用XC3S1000芯片；

所述ARM模块2包括ARM芯片D21和串口数据芯片D22，所述ARM芯片D21采用S3C2410A，所述串口数据芯片D22采用ST16C554；

所述DSP模块3包括DSP芯片D3，所述DSP芯片D3采用TMS320C6416；

所述A/D/A模块4包括第一AD芯片D41，第二AD芯片D42和第三AD芯片D43，所述第一AD芯片D41采用AD9862，第二AD芯片D42采用AD8138，第三AD芯片D43采用AD8009；

本实用新型为高速数模混合信号系统，电源需求多样，所述电源模块5输出多种电压的电源：

通过TPS79601芯片产生数字1.4V电源给所述DSP芯片D3供电；

通过TPS79601芯片产生数字1.2V电源和通过TPS79326芯片产生数字2.5V电源给所述第二FPGA芯片D12供电；

通过TPS79518芯片产生数字1.8V电源给所述ARM芯片D21供电；

通过TPS72515芯片产生数字1.5V电源给所述第一FPGA芯片D11供电；

通过TPS79533芯片产生模拟3.3V电源给所述第一AD芯片D41供电。

所述时钟模块6包括主时钟晶振XP13，AD晶振XP14和时钟缓冲器D8，所述主时钟XP13晶振频率为16.256Mhz，所述时钟缓冲器D8采用CY2304芯片，所述主时钟晶振XP13连接所述时钟缓冲器D8产生所述FPGA模块1和所述DSP模块3需要的32.512Mhz时钟，所述ARM模块2需要的16.256Mhz时钟，A/D/A模块4需要的外部参考时钟由所述AD晶振XP14提供，所述AD晶振XP14频率为19.2Mhz。

演示平台在测试过程中可能受到外界电磁干扰或电源扰动，为了保证平台程序的温度运行，需要复位模块对演示平台的各主要芯片进行可靠复位，如图3所示的复位电路图：

复位电路采用MAX708复位芯片D9，均在上电时产生复位信号，包括给串口数据芯片D22的高电平有效复位信号RST，给ARM芯片D21的低电平有效复位信号nRST和给DSP芯片D3的低电平有效复位信号DSP_nRST。

如图3所示的A/D/A模块电路图：

所述A/D/A模块4包括第一AD芯片D41，第二AD芯片D42和第三AD芯片D43，外部无线信号接入所述第二AD芯片D42将单端信号转换成差分信号，所述第二AD芯片D42连接所述第一AD芯片D41进行AD采样，所述第一AD芯片D41连接所述第三AD芯片D43将需要发射的差分信号合成为无线信号发出。

输入信号IF_IN为窄带中频信号，所述AD晶振XP14为19.2Mhz晶振连接到所述第一AD芯片D41的OSC1脚，并使所述第一AD芯片D41内部的时钟模块分别由CLKOUT1和CLKOUT2输出，提供给所述第二FPGA芯片D12作为FPGA的工作时钟。

接收时，中频信号经过所述第二AD芯片D42后由单端信号变为差分信号输入到所述第一AD芯片D41的ADI_VIN+A和ADI_VIN-A引脚，A/D采样后数据通过所述第一AD芯片D41的接口RD[0：11]连接所述第二FPGA芯片D12的AD:D[0：11]引脚进行数据处理；

第二FPGA芯片D12内部对中频信号进行数字混频和降采样后，输出基带数据，通过串口把处理结果从第二FPGA芯片D12送入所述DSP芯片D3，在DSP芯片D3中先解去帧结构，然后进行解调和解码；

最后DSP芯片D3的数据输出也有两种选择，一是通过McBSP1接口连接有音频处理FPGA模块直接与语音接口连接，与外部直接进行通信，另外一种方式是通过DSP芯片D3的EMIFB接口将数据写入DPRAM，外部经由接口通过音频处理FPGA模块访问DPRAM。

发射时，外部通过接口将音频或其它数据送入，中间经音频处理FPGA模块转接，存入DPRAM然后由所述DSP芯片D3通过EMIFB口取数据，或者数据不存入DPRAM而由DSP芯片D3通过音频处理FPGA模块转接后直接与外部进行数据交换，在这过程中接口芯片和DSP芯片D3通过音频处理FPGA模块对DPRAM进行读写控制；

当外部接入的是音频信号时，直接使用DSP芯片D3的串口与所述音频处理FPGA模块相连读取音频信号，此时不需要对DPRAM进行操作；

DSP芯片D3得到数据之后，先进行编码和各种调制，然后数据成帧，将处理结果通过EMI队由所述第二FPGA芯片D12送给数字上变频，数字上变频将信号进一步调制成14bit中频数字信号，送入A/D/A模块4进入模拟通道；

所述第一FPGA芯片D12将数据通过数据接口DA_D[13:0]送至第一AD芯片D41，并利用所述第一AD芯片D41内部的上变频数字混频器进行上变频，最终经D/A变换后形成24.384MHz的中频信号由所述第三AD芯片D43输出。

DSP芯片D3通过地址数据线EMIFA接口控制第二FPGA芯片D12的收发状态以及通过McBSP0接口连接第一AD芯片D41的SPI接口进行寄存器配置，发送信号的带宽由第二FPGA芯片D12输出的中断信号控制，该中断可以通过DSP芯片D3的软件配置NCO功能模块而控制其频率，从而可以控制发送信号的带宽，第二FPGA芯片D12将DSP芯片D3送来的配置信息通过SPI接口对第一AD芯片D41进行相应的配置，包括数据格式、发射增益、接受增益。

所述第二FPGA芯片D12与所述A/D/A模块4的接口只有数据线，由于所选用的第一AD芯片D41集成了A/D和D/A，所以FPGA芯片发给AD芯片的数据和AD芯片发送给FPGA的数据宽度不同，A/D转换是14位，D/A转换是12位，第二FPGA芯片D12的主时钟19.2Mhz同时也是第一AD芯片D41的工作时钟。

所述第一FPGA芯片D11连接有只读存储器PROM，所述只读存储器PROM的型号为XC18V02，存储调频信息、FPGA配置等信息，所述第一FPGA芯片D11主要产生伪随机序列的调频图案，通过EMIFA接口传输给所述DSP芯片D3进行跳频控制。

所述ARM芯片D21连接有FLASH非易失性存储器和SDRAM同步动态存储器，所述FLASH非易失性存储器用于保存板卡信息，ARM芯片配置信息等，所述SDRAM同步动态存储器作为ARM芯片的内存出来动态信息，所述ARM芯片D21还与所述串口数据芯片D22使用串口连接用于与上位机通讯。

下面阐述本电路的DSP流程图，如图4所示的DSP软件流程图：

包括步骤：

S1)DSP初始化：对PLL、EMIF、SDRAM、GPIO等外设以及总线进行配置；

S2)DSP发送EDMI中断请求；

S21)DSP通过McBSP0通道与AD9862芯片交换数据和配置信息；

S22)DSP通过McBSP1通道向FPGA发送控制命令；

S3)DSP发送HPI中断请求与ARM芯片交换数据。

以上显示和描述了本实用新型的基本原理、主要特征和本实用新型的优点。本行业的技术人员应该了解，本实用新型不受上述实施例的限制，上述实施例和说明书中描述的只是本实用新型的原理，在不脱离本实用新型精神和范围的前提下，本实用新型还会有各种变化和改进，这些变化和改进都落入要求保护的本实用新型范围内。本实用新型要求保护范围由所附的权利要求书及其等效物界定。