一种基于DDR读数据的分数时钟周期同步系统及方法与流程

本发明涉及ddr领域，具体涉及一种基于ddr读数据的分数时钟周期同步系统及方法。

背景技术：

根据ddr协议，我们知道，在ddr控制器发出读命令后，经过若干个ddr是时钟周期，ddr颗粒会返回dqs(数据选通)，控制器物理层需要处理的是把收到的数据选通信号(dqs)发送到控制器内部。由于io(输入输出端口)和板级之间连线延迟的不确定性，导致ddr物理层收到的数据选通信号可能产生毛刺影响正常功能，无法满足ddr控制器的时序要求。

技术实现要素：

针对现有技术中存在的缺陷，本发明的目的在于提供一种基于ddr读数据的分数时钟周期同步系统及方法，实现采样信号dqs_gate和数据选通信号dqs的同步，生成无毛刺dqs信号，改善了设计上的时序问题。

为实现上述目的，本发明采用的技术方案如下：

一种基于ddr读数据的分数时钟周期同步系统，所述系统包括：采样寄存器、数字锁相环和数字延迟级数控制电路；

所述数字锁相环连接ddr控制器读数据命令产生的采样信号，所述采样寄存器的ck端连接所述数字锁相环，所述采样寄存器的d端连接所述ddr控制器的数据选通信号，所述采样寄存器的q端连接所述数字延迟级数控制电路的输入端，所述数字延迟级数控制电路的输出端连接所述数字锁相环；

所述数字锁相环用于根据自身的延迟级数对采样信号进行延迟，得到延迟信号；

所述采样寄存器用于经过所述延迟信号采样所述数据选通信号，并将采样结果发送至所述数字延迟级数控制电路；

所述数字延迟级数控制电路用于根据接收的采样结果控制所述数字锁相环的延迟级数，使得所述采样信号与所述数据选通信号同步。

进一步，如上所述的一种基于ddr读数据的分数时钟周期同步系统，所述数字锁相环由固定延迟的数字门单元构成，所述数字锁相环的最大级数的延迟满足所述ddr控制器的一个运行时钟周期。

进一步，如上所述的一种基于ddr读数据的分数时钟周期同步系统，所述数字门单元为与非门，所述数字锁相环的一级的延迟为两个与非门的延迟。

进一步，如上所述的一种基于ddr读数据的分数时钟周期同步系统，所述数字锁相环的最大延迟级数根据所述ddr控制器的实际运行频率进行修改。

进一步，如上所述的一种基于ddr读数据的分数时钟周期同步系统，所述数字锁相环的最大延迟级数为256级。

进一步，如上所述的一种基于ddr读数据的分数时钟周期同步系统，当所述数字锁相环的延迟级数为0时，所述采样寄存器的采样结果为0。

进一步，如上所述的一种基于ddr读数据的分数时钟周期同步系统，当所述数字锁相环增加延迟级数直到所述采样寄存器的ck端采到d端的上升沿时，所述数字锁相环当前的延迟为所述采样信号和所述数据选通信号之间的相位差，所述数字延迟级数控制电路记录所述数字锁相环当前的延迟级数为n，n为正整数。

进一步，如上所述的一种基于ddr读数据的分数时钟周期同步系统，所述数字延迟级数控制电路具体用于：

当所述ddr控制器当前的分数时钟周期的延迟级数为t时，将所述数字锁相环的延迟级数设置为(n-t/4)，(n-t/4)即为所述采样信号的分数时钟周期级数，t为正整数。

一种基于ddr读数据的分数时钟周期同步方法，所述方法包括：

(1)数字锁相环根据自身的延迟级数对ddr控制器读数据命令产生的采样信号进行延迟，得到延迟信号；

(2)采样寄存器经过所述延迟信号采样所述ddr控制器的数据选通信号，并将采样结果发送至数字延迟级数控制电路；

(3)所述数字延迟级数控制电路根据接收的采样结果控制所述数字锁相环的延迟级数，使得所述采样信号与所述数据选通信号同步。

进一步，如上所述的一种基于ddr读数据的分数时钟周期同步方法，所述数字锁相环由固定延迟的数字门单元构成，所述数字锁相环的最大级数的延迟满足所述ddr控制器的一个运行时钟周期。

本发明的有益效果在于：本发明采用数字锁相环加采样寄存器的方式来实现采样信号dqs_gate和数据选通信号dqs的同步，并通过门控逻辑来生成无毛刺dqs信号，可以解决在不同工艺之间的设计移植问题，并改善了设计上的时序问题，降低设计上的难度，减少了设计时间。

附图说明

图1为本发明实施例中提供的一种基于ddr读数据的分数时钟周期同步系统的结构示意图；

图2为本发明实施例中提供的dqs和dqs_gate的时序图；

图3为本发明实施例中提供的一种基于ddr读数据的分数时钟周期同步方法的流程示意图。

具体实施方式

下面结合说明书附图与具体实施方式对本发明做进一步的详细说明。

现有技术中，由于io(输入输出端口)和板级之间连线延迟的不确定性，导致ddr物理层收到的数据选通信号可能产生毛刺影响正常功能，本发明通过ddr内部控制信号产生dqs_gate来解决dqs上可能出现的毛刺问题，ddr内部信号与读dqs信号之间有相位的问题，这个相位包含整数时钟周期的相位和小数时钟周期。整数时钟周期的校准本发明不做讨论，本发明主要讨论分数时钟周期的校准。

如图1所示，一种基于ddr读数据的分数时钟周期同步系统，系统包括：采样寄存器、数字锁相环和数字延迟级数控制电路；

数字锁相环连接ddr控制器读数据命令产生的采样信号，采样寄存器的ck端连接数字锁相环，采样寄存器的d端连接ddr控制器的数据选通信号，采样寄存器的q端连接数字延迟级数控制电路的输入端，数字延迟级数控制电路的输出端连接数字锁相环；

数字锁相环用于根据自身的延迟级数对采样信号进行延迟，得到延迟信号；

采样寄存器用于经过延迟信号采样数据选通信号，并将采样结果发送至数字延迟级数控制电路；

数字延迟级数控制电路用于根据接收的采样结果控制数字锁相环的延迟级数，使得采样信号与数据选通信号同步。

上述实施例中，数字锁相环可以由固定延迟的数字门单元构成，数字锁相环的最大级数的延迟满足ddr控制器的一个运行时钟周期。数字门单元可以设置为与非门，数字锁相环的一级的延迟为两个与非门的延迟。数字锁相环的最大延迟级数根据ddr控制器的实际运行频率进行修改。数字锁相环的最大延迟级数可以设置为256级。

当数字锁相环的延迟级数为0时，采样寄存器的采样结果为0。

当数字锁相环增加延迟级数直到采样寄存器的ck端采到d端的上升沿时，数字锁相环当前的延迟为采样信号和数据选通信号之间的相位差，数字延迟级数控制电路记录数字锁相环当前的延迟级数为n，n为正整数。

数字延迟级数控制电路具体用于：

当ddr控制器当前的分数时钟周期的延迟级数为t时，将数字锁相环的延迟级数设置为(n-t/4)，(n-t/4)即为采样信号的分数时钟周期级数，t为正整数。

图1中，dqs即ddr控制器的数据选通信号，即被采样信号。dqs_gate是ddr控制器读使能信号经过整数时钟周期延迟产生的，即采样信号，该信号是用来做dqs信号门控的。采样寄存器的d端连接ddr控制器的数据选通信号dqs，采样寄存器的q端是采样数据输出结果，数字锁相环级数的调整是通过数字延迟级数控制电路来控制。数字锁相环dll是由固定延迟的数字门单元nand(与非门逻辑)构成，一级的延迟是两个nand的延迟，级数设置为256级，可以根据实际的ddr控制器运行频率进行修改，只要保证最大的dll级数可以实现一个ddr运行时钟周期就没有问题。

工作原理：

ddr控制器读数据命令产生的采样信号dqs_gate经过数字锁相环的延迟，得到延迟信号，采样寄存器经过延迟信号采样ddr控制器的数据选通信号dqs(ddr协议信号)，并把采样结果发送到数字延迟级数控制电路，数字延迟级数控制电路通过采样寄存器的采样结果来不断增加数字锁相环dll的延迟级数，用于延迟dqs_gate信号。如图2所示，因为dqs_gate信号是ddr控制器读数据命令产生的，即保证了dqs_gate在dqs之前，所以采样寄存器在dll延迟级数为0的时候，采样的数据也是0，然后增加dll延迟级数，直到采样寄存器的ck端采到d端的上升沿，此时dll的延迟就被当作是dqs_gate信号和dqs信号之间的相位差，数字延迟级数控制电路记录此时的延迟级数为n。假如当前ddr控制器的分数时钟周期dll级数为t，最终的dqs_gate的延迟级数会被设置为(n-(t/4))，(n-(t/4))即是dqs_gate的分数时钟周期级数。t为训练过程产生的中间值或者临时值，训练结果是(n-(t/4))。训练过程即同步过程。

最后，dqs信号就会被dqs_gate延迟信号所门控，ddr控制器收到的dqs信号就是没有毛刺的理想信号，满足ddr控制器的很好的时序要求。

本发明采用数字锁相环加采样寄存器的方式来实现dqs_gate和dqs的同步，并通过门控逻辑来生成无毛刺dqs信号，可以解决在不同工艺之间的设计移植问题，并改善了设计上的时序问题，降低设计上的难度，减少了设计时间。

如图2所示，一种基于ddr读数据的分数时钟周期同步方法，方法包括：

s100、数字锁相环根据自身的延迟级数对ddr控制器读数据命令产生的采样信号进行延迟，得到延迟信号；

s200、采样寄存器经过延迟信号采样ddr控制器的数据选通信号，并将采样结果发送至数字延迟级数控制电路；

s300、数字延迟级数控制电路根据接收的采样结果控制数字锁相环的延迟级数，使得采样信号与数据选通信号同步。

数字锁相环由固定延迟的数字门单元构成，数字锁相环的最大级数的延迟满足ddr控制器的一个运行时钟周期。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。