用于边界字线数据保持处理的存储系统和方法与流程

背景技术：

存储系统中的存储器可含有可每单元存储一个位的单层级单元(slc)块和可每单元存储数个位的多层级单元(mlc)块。举例来说，四层级单元(qlc)块可每单元存储四个位。当使用mlc块增加存储系统的数据存储容量时，mlc块可比slc块具有更多精确保持数据的问题。

附图说明

图1a是实施例的非易失性存储系统的框图。

图1b是示出实施例的存储模块的框图。

图1c是示出实施例的阶层式存储系统的框图。

图2a是示出根据实施例的示出于图1a中的非易失性存储系统的控制器的组件的框图。

图2b是示出根据实施例的示出于图1a中的非易失性存储系统的组件的框图。

图3是在实施例中用于示出边界字线的数据保持问题的测试流程的流程图。

图4a和图4b是用于第一组字线的实施例的实验数据的曲线图。

图5a和图5b是用于第二组字线的实施例的实验数据的曲线图。

图6是用于边界字线数据保持处理的实施例的方法的流程图。

图7是展示可通过进行双精细编程操作来解决数据保持问题的实施例的曲线图。

图8是用于边界字线数据保持处理的实施例的方法的流程图。

具体实施方式

概述

通过介绍，以下实施例涉及一种用于边界字线数据保持处理的存储系统和方法。在一个实施例中，提供一种存储系统，所述存储系统包括：存储器，其包括第一单层级单元(slc)存储器区域、第二slc存储器区域和多层级单元(mlc)存储器区域；以及控制器。所述控制器配置成：将数据写入到第一slc存储器区域和mlc存储器区域两者；确定自mlc存储器区域中的最后写入的字线被写入以后已经过的时间量是否比阈值时间量更长；以及响应于确定所述时间量比阈值时间量更长：将数据从第一slc存储器区域中的字线复制到第二slc存储器区域中的字线，所述第一slc存储器区域中的所述字线对应于mlc存储器区域中的最后写入的字线；以及更新映射表以反映所述复制。

在一些实施例中，所述控制器进一步配置成，响应于读取mlc存储器区域的命令：从mlc存储器区域中的最后写入的字线之前的字线读取数据；以及从第二slc存储器区域中的字线读取数据，而非读取mlc存储器区域中的最后写入的字线。

在一些实施例中，所述控制器进一步配置成记录mlc存储器区域中的最后写入的字线的标识和写入最后写入的字线的时间。

在一些实施例中，所述标识和时间记录在存储系统中的易失性存储器中。

在一些实施例中，所述控制器进一步配置成从第一slc存储器区域回收数据。

在另一实施例中，提供一种在存储系统中执行的方法，所述存储系统包含包括单层级单元(slc)块和多层级单元(mlc)块的存储器。所述方法包括：将数据编程到slc块和mlc块两者；确定自mlc块中的边界字线被编程以后是否已经过预定时间量；以及响应于确定已经过预定时间量，在mlc块中的边界字线中对数据进行重新编程。

在一些实施例中，使用精细编程技术在mlc块中的边界字线中对数据进行编程，且使用双精细编程技术在边界字线中对数据进行重新编程。

在另一实施例中，提供一种存储系统，所述存储系统包括：存储器，其包括单层级单元(slc)存储器区域和第二slc存储器区域；用于将数据写入到slc存储器区域和mlc存储器区域两者的构件；用于确定mlc存储器区域中的最后写入的字线是否具有数据保持问题的构件；以及用于响应于确定mlc存储器区域中的最后写入的字线具有数据保持问题而校正所述数据保持问题的构件。

在一些实施例中，通过将数据从slc存储器区域中的字线复制到另一slc存储器区域中的字线来校正数据保持问题，所述slc存储器区域中的所述字线对应于mlc存储器区域中的最后写入的字线。

在一些实施例中，通过在mlc存储器区域中的最后写入的字线中对数据进行重新编程来校正数据保持问题。

其它实施例是可能的，且实施例中的每一个可单独使用或一起组合使用。因此，现将参考附图描述各种实施例。

实施例

适用于实施这些实施例的方面的存储系统展示在图1a到图1c中。图1a是示出根据本文中所描述的主题的实施例的非易失性存储系统100(有时在本文中称为存储装置或仅称为装置)的框图。参考图1a，非易失性存储系统100包含控制器102和非易失性存储器，所述非易失性存储器可由一个或多个非易失性存储器裸片104组成。如本文中所使用，术语“裸片”是指形成在单个半导体衬底上的非易失性存储器单元的集合和用于管理那些非易失性存储器单元的物理操作的相关联电路。控制器102与主机系统介接，且将用于读取、编程和擦除操作的命令序列传输到非易失性存储器裸片104。

控制器102(其可以是非易失性存储器控制器(例如闪存、电阻式随机存取存储器(reram)、相变存储器(pcm)或磁阻式随机存取存储器(mram)控制器))可采取以下形式：处理电路、微处理器或处理器和存储计算机可读程序代码(例如固件)的计算机可读介质，所述计算机可读程序代码可由例如(微)处理器、逻辑门、开关、专用集成电路(asic)、可编程逻辑控制器和嵌入式微控制器执行。控制器102可配置有硬件和/或固件以执行下文描述和流程图中展示的各种功能。并且，展示为在控制器内部的一些组件也可存储在控制器外部，且可使用其它组件。另外，短语“操作性地与……通信”可意指与……直接通信或经由本文中可或可以不展示或描述的一个或多个组件与……间接(有线或无线)通信。

如本文中所使用，非易失性存储器控制器是管理存储在非易失性存储器上的数据且与如计算机或电子装置的主机通信的装置。非易失性存储器控制器除本文中所描述的特定功能性外还可具有各种功能性。举例来说，非易失性存储器控制器可格式化非易失性存储器以确保存储器恰当地操作，映射出不良非易失性存储器单元，且分配备用单元来替代未来的失效单元。备用单元的某一部分可用于保存固件，以操作非易失性存储器控制器和实施其它特征。在操作中，当主机需要从非易失性存储器读取数据或将数据写入到非易失性存储器时，所述主机可与非易失性存储器控制器通信。如果主机提供将读取/写入数据的逻辑地址，那么非易失性存储器控制器可将从主机接收到的逻辑地址转换成非易失性存储器中的物理地址。(可替代地，主机可提供物理地址)。非易失性存储器控制器还可执行各种存储器管理功能，如但不限于耗损均衡(分布写入以避免耗损原本将会被重复地写入到的特定存储器块)和垃圾收集(在块已满之后，仅将有效数据页移动到新块，如此已满的块可被擦除且再使用)。并且，权利要求书中所叙述的“构件”的结构可包含例如本文中所描述的控制器的结构中的一些或全部，所述结构经编程或制造为适于促使控制器操作以执行所叙述功能。

非易失性存储器裸片104可包含任何合适的非易失性存储器介质，包含电阻式随机存取存储器(reram)、磁阻式随机存取存储器(mram)、相变存储器(pcm)、nand闪存存储器单元和/或nor闪存存储器单元。存储器单元可采取固态(例如闪存)存储器单元的形式，且可以是可一次编程、可少次编程或可多次编程的。存储器单元还可为单层级单元(slc)、多层级单元(mlc)、三层级单元(tlc)，或使用现今已知或将来开发的其它存储器单元层级技术。并且，存储器单元可以二维或三维方式制造。

控制器102与非易失性存储器裸片104之间的接口可以是任何合适的闪存接口，如切换模式200、400或800。在一个实施例中，存储系统100可以是基于卡的系统，如安全数字(sd)或微安全数字(微sd)卡。在替代实施例中，存储系统100可以是嵌入式存储系统的部分。

尽管在图1a中所示出的实例中，非易失性存储系统100(有时在本文中称为存储模块)在控制器102与非易失性存储器裸片104之间包含单个通道，但本文中所描述的主题不限于具有单个存储器通道。举例来说，在一些存储系统架构(如图1b和图1c中所示的存储系统架构)中，取决于控制器能力，可在控制器与存储器装置之间存在2个、4个、8个或更多存储器通道。在本文中所描述的任何实施例中，即使图中展示单个通道，也可在控制器与存储器裸片之间存在超过单个通道。

图1b示出包含多个非易失性存储系统100的存储模块200。如此，存储模块200可包含与主机且与存储系统204介接的存储控制器202，所述存储系统204包含多个非易失性存储系统100。存储控制器202与非易失性存储系统100之间的接口可以是总线接口，如串行高级技术附件(sata)、外围组件互连高速(pcie)接口或双数据速率(ddr)接口。在一个实施例中，存储模块200可以是固态驱动器(ssd)或非易失性双列直插式存储器模块(nvdimm)，如在服务器pc或便携式计算装置(如笔记本计算机和平板计算机)中所发现。

图1c是示出阶层式存储系统的框图。阶层式存储系统250包含多个存储控制器202，其中的每一个控制相应存储系统204。主机系统252可经由总线接口存取存储系统内的存储器。在一个实施例中，总线接口可以是非易失性存储器高速(nvme)接口或以太网光纤通道(fcoe)接口。在一个实施例中，图1c中所示出的系统可以是可由多个主计算机存取的机架式海量存储系统，如将在数据中心或需要海量存储器件的其它位置中所发现。

图2a是更详细地示出控制器102的组件的框图。控制器102包含与主机介接的前端模块108、与一个或多个非易失性存储器裸片104介接的后端模块110和执行现将详细描述的功能的各种其它模块。模块可例如采取以下形式：设计成与其它组件一起使用的经封装功能硬件单元、可由通常执行相关功能的特定功能的(微)处理器或处理电路执行的程序代码(例如软件或固件)的一部分，或与较大系统介接的自含式硬件或软件组件。控制器102的模块可包含在下文更详细地论述的边界字线数据保持处理器111，且可实施于硬件或软件/固件中。边界字线数据保持处理器111可配置成执行下文论述且附图中展示的算法和方法。

再次参考控制器102的模块，缓冲器管理器/总线控制器114管理随机存取存储器(ram)116中的缓存器，且控制控制器102的内部总线仲裁。只读存储器(rom)118存储系统启动代码。尽管在图2a中示出为与控制器102分别定位，但在其它实施例中，ram116和rom118中的一个或两个可位于控制器内。在又其它实施例中，ram和rom的部分可位于控制器102内和控制器外部两者。

前端模块108包含提供与主机或下一层级存储控制器的电接口的主机接口120和物理层接口(phy)122。主机接口120的类型的选择可取决于正在使用的存储器的类型。主机接口120的实例包含但不限于sata、sata高速、串行附接的小型计算机系统接口(sas)、光纤通道、通用串行总线(usb)、pcie和nvme。主机接口120通常促进数据、控制信号和定时信号的传送。

后端模块110包含错误校正码(ecc)引擎124，所述错误校正码引擎124对从主机接收到的数据字节进行编码，且对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器126产生待传输到非易失性存储器裸片104的命令序列，如编程和擦除命令序列。独立驱动器冗余阵列(raid)模块128管理raid奇偶校验的产生和失效数据的恢复。raid奇偶校验可用作用于将数据写入到存储器装置104中的额外层级的完整性保护。在某些情况下，raid模块128可以是ecc引擎124的一部分。存储器接口130将命令序列提供到非易失性存储器裸片104，且从非易失性存储器裸片104接收状态信息。在一个实施例中，存储器接口130可以是双数据速率(ddr)接口，如切换模式200、400或800接口。闪存控制层132控制后端模块110的总体操作。

存储系统100还包含其它离散组件140，如外部电接口、外部ram、电阻器、电容器或可与控制器102介接的其它组件。在可替代实施例中，物理层接口122、raid模块128、介质管理层138和缓冲器管理/总线控制器114中的一个或多个是未必在控制器102中的任选组件。

图2b是更详细地示出非易失性存储器裸片104的组件的框图。非易失性存储器裸片104包含外围电路141和非易失性存储器阵列142。非易失性存储器阵列142包含用于存储数据的非易失性存储器单元。非易失性存储器单元可以是任何合适的非易失性存储器单元，包含呈二维和/或三维配置的reram、mram、pcm、nand闪存存储器单元和/或nor闪存存储器单元。非易失性存储器裸片104进一步包含对数据进行高速缓存的数据高速缓存156。外围电路141包含将状态信息提供到控制器102的状态机152。

再次返回到图2a，闪存控制层132(其将在本文中称为闪存转译层(ftl)或更一般来说，当存储器可能不是闪存时称为“介质管理层”)处理闪存错误且与主机介接。具体地说，可以是固件中的算法的ftl负责存储器内部管理，且将来自主机的写入转译成存储器104的写入。因为存储器104可具有受限的耐久性，可仅以多页形式写入，且/或除非所述存储器104作为块擦除，否则可能不被写入，所以可能需要ftl。ftl了解存储器104的这些潜在限制，所述潜在限制可能对主机不可见。因此，ftl试图将来自主机的写入转译成存储器104中的写入。

ftl可包含逻辑到物理地址(l2p)映射(有时在本文中称为表或数据结构)和所分配的高速缓存存储器。以此方式，ftl将来自主机的逻辑块地址(“lba”)转译成存储器104中的物理地址。ftl可包含其它特征，如但不限于断电恢复(以使得可在突然掉电的情况下恢复ftl的数据结构)和耗损均衡(以使得存储块上的耗损较平稳以防止某些块过量耗损，这将导致较大失效机率)。

如上文所提及，存储系统中的存储器可含有可每单元存储一个位的单层级单元(slc)块(有时在本文中称为“x1存储器”)及可每单元存储数个位的多层级单元(mlc)块。举例来说，四层级单元(qlc)块可每单元存储四个位(有时在本文中称为“x4存储器”)。当使用mlc块增加存储系统的数据存储容量时，mlc块可比slc块具有更多精确保持数据的问题。

“边界字线”(即，块中的最后写入的字线)的数据保持问题尤其存在问题。如果写入块中的所有字线，那么所述块被视为闭合的。然而，如果未写入块中的所有字线，那么所述块被视为开启的，这是因为额外字线可随时间推移被写入到块。块中的最后写入的字线为边界字线，这是因为其为块中的写入字线与未写入字线之间的边界。边界字线可移动，这是因为额外数据在块闭合之前被写入于块中。

一般来说，给定字线充当边界字线的时间越长，存储在所述字线中的数据将具有数据保持问题的机率越大。以下实施例提供边界字线数据保持处理技术。这些实施例可用于在读取恰好落在边界字线上并经历高温烘烤的情况下在读取性能路径期间通过避免读取错误处理(reh)来维持性能和服务质量(qos)。在回到那些技术的实例之前，以下段落将示出位成本可扩展(bics)4x41.33太字节存储器中的边界字线的数据保持问题。

图3是与存储器一起用来示出数据保持问题的测试流程的流程图300。如图3中所示，存储器经编程到边界字线(动作310)，且接着在75℃下将存储器烘烤一天(动作320)。读取存储器以确定扇区失效率(sfr)和vt(检查点a)(动作330)。接着，闭合块，且对所有其它字线进行编程(动作340)。在于75℃下将存储器烘烤一天之后(动作350)，再次读取存储器以确定扇区失效率(sfr)和vt(检查点a)(动作360)。在于75℃下将存储器再烘烤一天之后(动作370)，再次读取存储器以确定扇区失效率(sfr)和vt(检查点c)(动作380)。如图3中所示，将存储器中的字线分组，且将群组i和ii中的字线与参考闭合群组进行比较。

在群组i中，边界字线为字线45，且测试字线为字线45之前的字线。在群组ii中，边界字线为字线45，但测试字线为字线45。图4a和图4b展示群组i的实验数据，且图5a和图5b展示群组ii的实验数据。如根据此数据可见，针对群组i，开启块和闭合块贯穿编程、预烘烤和后烘烤具有相当的扇区失效率(sfr)。另外，高擦除编程(ep)循环(1.5k)展示在后烘烤之后比闭合块略微更差的sfr。在群组ii中可见类似结果。另外，在群组ii中，1e-4sfr下的失效位计数(fbc)比1e-4sfr下的群组i的fbc高得多。另外，高ep循环(1.5k)和编程字线的较低百分比(即，边界字线(bwl)的值较低)导致边界字线在开启块中的sfr比在闭合块中的sfr更差。另外，由于后模式效果，因此部分编程(开启块)vt移位到左边，但开启块和闭合块的vt宽度和vt裕度为相当的。对于两种情况，在预烘烤期间，左尾端大体上产生，且发生vt加宽。并且，开启块和闭合块贯穿预烘烤和后烘烤具有相当的vt宽度和vt裕度。

上述数据是使用页最优读取层级来标绘(即，使用误码率(ber)估计扫描(bes)算法发现页的最优读取层级，且接着计算失效位计数)。数据明确地显示即使在块闭合之后边界字线fbc仍存在数据保持问题(即，即使在存储系统已闭合块之后，长期为边界且见证数据保持的字线也将显示更高fbc)。当前客户固态驱动器(cssd)不使用页最优读取层级，而是使用裸片最优读取层级。由于裸片最优读取层级的fbc将比页最优读取层级差很多。因此，图式中的sfr曲线将被推出甚至更远，且边界字线将对较高fbc更敏感。

以下实施例可用于缓解边界字线问题，且确保fbc与其它闭合字线相当。在此实例中，数据存储在slc块和qlc块两者中。通过具有所存储数据的两个复本，在qlc块中的数据不可靠的情况下，更可靠的slc块中的数据将为可用的。然而，在某一点处，将需要从slc块回收数据，以允许slc块存储额外数据(例如，来自主机的传入数据)。当(例如，在滚动折叠期间)将数据提交到qlc块时，从slc块回收数据。

在图6中的流程图600中所示出的一个实施例中，存储系统100(例如，控制器102或边界字线数据保持处理器111)确定是否完成了qlc写入(动作610)。如果完成了qlc写入，那么控制器102将关于裸片块中的最后写入的字线(即，边界字线)和写入发生的记录时间戳的条目记录在存储系统的易失性存储器中(例如，在dram的表中)(动作630)。在一个实施例中，如果在双平面模式下对存储器进行编程，那么在表中每个裸片块存在一个条目。当控制器102确定准备好从slc块回收数据时(例如，在最后精细编程中的每两个qlc字线之后)(动作640)，控制器102确定边界字线中的数据是否已在超过阈值时间量(例如，超过一天)的时间内保持在此处(动作650)。举例来说，控制器102可检查表以查看数据在多久前被写入到qlc块，以便确定自qlc块中的最后写入的字线被写入以后已经过的时间量是否比阈值时间量更长。这将指示数据保持问题的概率。

如果数据已保持较长时间，那么边界字线中的数据可能不可靠，且需要行动。在此实施例中，代替立即更新逻辑到物理(l2p)地址映射，控制器102将数据从对应于经写入边界的slc块中的字线复制到二级slc块(在本文中称为“安全区slc”)中的字线(动作660)。控制器102还更新逻辑到物理(l2p)映射表以反映此复制，且将表中的条目标记为安全(动作670)。这样，当存储系统100接收读取mlc块中的数据的命令时，所述存储系统100可从mlc块中的边界字线之前的字线读取数据，且代替读取mlc存储器区域中的边界字线，从安全区slc中的字线读取数据。在边界字线数据保持问题经处理的情况下，控制器102可从slc块回收数据。

在另一实施例中，代替当从mcl块读取数据时从slc安全区“临时接入(patchin)”数据，而是可对mlc块中的边界字线进行重新编程以解决所述问题。返回到图式，图7是展示可如何解决问题的实施例的曲线图。更具体地，如曲线图中所展示，在一天的烘烤之后，上部状态的下部尾端向下移位更多。为了解决这个问题，存储系统100可仅重复模糊-精细编程的精细阶段(例如，进行双精细编程操作)。因此，如果在一天后烘烤之后边界字线尚未改变，那么重复进行模糊-精细编程的最后步骤将解决vt，从而使得误码率降低。此实施例在图8中的流程图800中示出。

如图8中所展示，如同图6中所展示的方法，所述方法通过执行与图6中的动作610、630、640和650类似的动作810、830、840和850开始。然而，代替如果边界字线中的数据已保持太久而将数据复制到安全区slc，在此实施例中，(例如，使用双精细编程技术)对边界字线进行重新编程(动作860)。关于模糊-精细编程操作的更多信息可在特此以引用的方式并入的美国专利第10,515,008号中找到。

最终，如上文所提及，可使用任何合适类型的存储器。半导体存储器装置包含：易失性存储器装置，如动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”)装置；非易失性存储器装置，如电阻式随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪存存储器(其也可视为eeprom的子集)、铁电随机存取存储器(“fram”)和磁阻式随机存取存储器(“mram”)；以及能够存储信息的其它半导体元件。每种类型的存储器装置可具有不同的配置。举例来说，闪存存储器装置可以nand或nor配置来进行配置。

存储器装置可由无源和/或有源元件以任何组合形成。经由非限制性实例，无源半导体存储器元件包含reram装置元件，所述reram装置元件在一些实施例中包含电阻率切换存储元件，如反熔丝、相变材料等，且任选地包含转向元件，如二极管等。另外，经由非限制性实例，有源半导体存储器元件包含eeprom和闪存存储器装置元件，在一些实施例中，所述闪存存储器装置元件包含含有电荷存储区的元件，如浮动栅极、导电纳米粒子或电荷存储电介质材料。

多个存储器元件可配置成使得其串联连接或使得每个元件可被单独存取。经由非限制性实例，呈nand配置的闪存存储器装置(nand存储器)通常含有串联连接的存储器元件。nand存储器阵列可配置成使得阵列由多个存储器串构成，其中一串由共享单个位线且作为群组被存取的多个存储器元件构成。可替代地，存储器元件可配置成使得每个元件可被单独存取，例如nor存储器阵列。nand和nor存储器配置是实例，且存储器元件可以其它方式来配置。

位于衬底内和/或衬底上方的半导体存储器元件可以二维或三维形式配置，如二维存储器结构或三维存储器结构。

在二维存储器结构中，半导体存储器元件布置于单个平面或单个存储器装置层级中。通常，在二维存储器结构中，存储器元件布置在大体上平行于支撑存储器元件的衬底的主表面延伸的平面中(例如在x-z方向平面中)。衬底可以是上方或其中形成有存储器元件的层的晶片，或可以是在存储器元件形成之后附接到存储器元件的载体衬底。作为非限制性实例，衬底可包含如硅等半导体。

存储器元件可以如多个行和/或列等有序阵列的形式布置在单个存储器装置层级中。然而，存储器元件可以非规则或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，如位线和字线。

三维存储器阵列布置成使得存储器元件占据多个平面或多个存储器装置层级，由此形成呈三维(即，呈x、y和z方向，其中y方向大体上垂直于衬底的主表面，且x和z方向大体上平行于衬底的主表面)的结构。

作为非限制性实例，三维存储器结构可竖直地布置为多个二维存储器装置层级的堆叠。作为另一非限制性实例，三维存储器阵列可布置为多个竖直列(例如大体上垂直于衬底的主表面(即，在y方向上)延伸的列)，其中每一列在每一列中具有多个存储器元件。所述列可以二维配置(例如在x-z平面中)来布置，从而产生具有在多个竖直堆叠的存储器平面上的元件的存储器元件的三维布置。呈三维形式的存储器元件的其它配置也可构成三维存储器阵列。

经由非限制性实例，在三维nand存储器阵列中，存储器元件可耦合在一起以形成在单个水平(例如x-z)存储器装置层级内的nand串。可替代地，存储器元件可耦合在一起以形成横穿多个水平存储器装置层级的竖直nand串。可设想其它三维配置，其中一些nand串含有单个存储器层级中的存储器元件，而其它串含有横跨多个存储器层级的存储器元件。三维存储器阵列还可以nor配置和以reram配置进行设计。

通常，在单片式三维存储器阵列中，在单个衬底上方形成一个或多个存储器装置层级。任选地，单片式三维存储器阵列还可具有至少部分地在单个衬底内的一个或多个存储器层。作为非限制性实例，衬底可包含如硅等半导体。在单片式三维阵列中，构成阵列的每个存储器装置层级的层通常在阵列的下伏存储器装置层级的层上形成。然而，单片式三维存储器阵列的相邻存储器装置层级的层可被共享，或在存储器装置层级之间具有介入层。

而且，二维阵列可分别形成，且接着封装在一起以形成具有多个存储器层的非单片存储器装置。举例来说，可通过在单独的衬底上形成存储器层级且接着使存储器层级彼此堆叠来构造非单片式堆叠存储器。衬底可在堆叠之前薄化或从存储器装置层级移除，但因为存储器装置层级初始地形成于单独的衬底上方，所以所得存储器阵列不是单片式三维存储器阵列。另外，多个二维存储器阵列或三维存储器阵列(单片式或非单片式)可形成于单独的芯片上且接着封装在一起以形成堆叠芯片存储器装置。

通常需要相关联电路来操作存储器元件并与存储器元件通信。作为非限制性实例，存储器装置可具有用于控制和驱动存储器元件以实现如编程和读取等功能的电路。此相关联电路可位于与存储器元件相同的衬底上和/或位于单独的衬底上。举例来说，用于存储器读写操作的控制器可位于单独的控制器芯片上和/或位于与存储器元件相同的衬底上。

所属领域的技术人员将认识到，本发明不限于所描述的二维和三维结构，而是涵盖如本文中所描述且如所属领域的技术人员所理解的在本发明的精神和范围内的所有相关存储器结构。

希望将前述详细描述理解为对本发明可采取的选定形式的说明，而非对本发明的限定。只有所附权利要求书(包含所有等效物)旨在限定所要求的本发明的范围。最后，应注意，本文中所描述的实施例中的任何一个的任何方面可单独使用或彼此组合使用。