高速缓存存储设备及其操作方法、包括高速缓存存储设备的系统与流程

相关申请的交叉引用

本申请要求2020年1月30日向韩国知识产权局(kipo)提交的韩国专利申请no.10-2020-0010921的优先权，其全部内容以引用方式并入本文中。

本发明构思的示例性实施例总体上涉及半导体集成电路，并且更具体地，涉及高速缓存存储设备，包括该高速缓存存储设备的系统以及操作该高速缓存存储设备的方法。

背景技术：

访问处理器的高速缓存存储设备消耗大量功率。高速缓存存储设备包括具有多个集合的数据阵列，使得每个集合包括多个高速缓存行(例如，存储位置)。高速缓存存储设备还包括多条路径，使得每条路径都包括与多个高速缓存行相对应的驱动器。响应于访问高速缓存存储设备中存储的数据的指令，与多条路径相对应的所有驱动器被启用(例如，被激活)以将数据阵列的特定集合驱动到多路复用器。

与启用所有驱动器的并行地(例如，并发地)，执行标签查找操作，以识别数据阵列内的特定高速缓存行。基于标签查找操作的结果，选择经由单个驱动器(对应于单个高速缓存行)提供的数据作为多路复用器的输出。假设基于该指令仅输出来自单个高速缓存行的数据，则针对集合驱动所有路径并执行标签查找操作可能会导致功耗低效。

技术实现要素：

根据本发明构思的示例性实施例，高速缓存存储设备包括高速缓存电路和路径预测电路。高速缓存电路包括多条路径，并且多条路径中的每一条包括与多个集合相对应的多个高速缓存行。高速缓存电路生成指示与访问地址相对应的目标数据是否存储在多个高速缓存行中的高速缓存命中信号，并且在路径预测模式下基于指示所述多条路径中的候选路径的候选路径信号，针对所述候选路径执行当前高速缓存访问操作。路径预测电路基于在多个先前的高速缓存访问操作期间提供的高速缓存命中信号，通过累积指示目标数据是否存储在多条路径之一中的高速缓存命中结果和指示目标数据是否存储在候选路径中的一条中的路径预测命中结果，存储累积信息。路径预测电路在路径预测模式下基于累积信息，通过确定当前高速缓存访问操作的候选路径，生成候选路径信号。

根据本发明构思的示例性实施例，一种系统包括：一个或多个处理器；主存储设备，被配置成存储由一个或多个处理器使用的数据；以及高速缓存存储设备，被配置成存储主存储器中存储的数据的一部分，并且被配置成在一个或多个处理器访问主存储设备之前被一个或多个处理器访问。高速缓存存储设备包括高速缓存电路和路径预测电路。高速缓存电路包括多条路径，并且多条路径中的每一条包括与多个集合相对应的多个高速缓存行。高速缓存电路生成指示与访问地址相对应的目标数据是否存储在多个高速缓存行中的高速缓存命中信号，并且在路径预测模式下基于指示所述多个路径中的候选路径的候选路径信号，针对所述候选路径执行当前高速缓存访问操作。路径预测电路基于在多个先前的高速缓存访问操作期间提供的高速缓存命中信号，通过累积指示目标数据是否存储在多条路径之一中的高速缓存命中结果和指示目标数据是否存储在候选路径中的一条中的路径预测命中结果，存储累积信息。路径预测电路在路径预测模式下基于累积信息，通过确定当前高速缓存访问操作的候选路径，生成候选路径信号。

根据本发明构思的示例性实施例，一种用于操作包括多条路径的高速缓存存储设备的方法，该多条路径中的每一条包括与多个集合相对应的多个高速缓存行，该方法包括：生成指示与访问地址相对应的目标数据是否存储在多个高速缓存行中的命中信号；基于在多个先前的缓存访问操作期间提供的高速缓存命中信号，通过累积指示目标数据是否存储在多条路径之一中的高速缓存命中结果和指示目标数据是否存储在候选路径中的一条中的路径预测命中结果，存储累积信息；在路径预测模式下基于累积信息，通过确定多条路径中的当前高速缓存访问操作的候选路径，生成候选路径信号；并且在路径预测模式下基于候选路径信号，针对候选路径执行当前的高速缓存访问操作。

根据本发明构思的示例性实施例，一种用于操作包括多条路径的高速缓存存储设备的方法，该多条路径中的每一条包括与多个集合相对应的多个高速缓存行，该方法包括：接收预测模式信号和候选路径信号；确定预测模式信号是否指示路预测模式；确定候选路径信号是否包括多条路径中的候选路径；针对候选路径执行初级高速缓存访问操作；并且确定用于初级高速缓存访问操作的第一高速缓存命中信号是否指示高速缓存命中。

附图说明

通过参考附图详细描述其示例性实施例，将更加清楚地理解本发明构思的上述和其它特征。

图1是示出根据本发明构思的示例性实施例的高速缓存存储设备的方框图。

图2是示出根据本发明构思的示例性实施例的操作高速缓存存储设备的方法的流程图。

图3是示出根据本发明构思的示例性实施例的系统的分级高速缓存结构的图。

图4是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的高速缓存电路的图。

图5是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的路径预测电路的图。

图6是示出根据本发明构思的示例性实施例的高速缓存存储设备的高速缓存访问操作的流程图。

图7是示出根据本发明构思的示例性实施例的高速缓存存储设备的主高速缓存访问操作的图。

图8是示出根据本发明构思的示例性实施例的高速缓存存储设备的次级高速缓存访问操作的图。

图9是示出根据本发明构思的示例性实施例的高速缓存存储设备的正常高速缓存访问操作的图。

图10是用于描述根据本发明构思的示例性实施例的高速缓存存储设备中存储的诊断位对的图。

图11是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的差分诊断寄存器的图。

图12是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的路径等级缓冲器的图。

图13是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的辅助推理缓冲器的图。

图14是示出根据本发明构思的示例性实施例的高速缓存存储设备中存储的高速缓存占用信息的图。

图15是示出根据本发明构思的示例性实施例的高速缓存存储设备的有效重新参考间隔的图。

图16是示出根据本发明构思的示例性实施例的高速缓存存储设备中存储的路径预测窗口的图。

图17是示出根据本发明构思的示例性实施例的高速缓存存储设备的优先级更新操作的图。

图18是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的差分诊断寄存器的图。

图19是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的路径等级缓冲器的图。

图20是示出根据本发明构思的示例性实施例的高速缓存存储设备的优先级更新操作的图。

图21是示出根据本发明构思的示例性实施例的系统的方框图。

具体实施方式

本发明构思的示例性实施例提供了高速缓存存储设备，包括该高速缓存存储设备的系统以及操作该高速缓存存储设备的方法，能够执行有效率的路径预测。

以下将参考附图更全面地描述本发明构思的示例性实施例。贯穿本申请，相似的附图标记可以指代相似的元件。

图1是示出根据本发明构思的示例性实施例的高速缓存存储设备的方框图。

参考图1，高速缓存存储设备10可以包括高速缓存电路20和路径预测电路30。

高速缓存电路20可以包括存储数据和标签的高速缓存存储器cmem50，以及控制高速缓存存储器50的整体操作的高速缓存控制器ccon40。

高速缓存电路20可以接收指示与当前高速缓存访问操作相关的处理器或处理器核的处理器标识符pid，与当前高速缓存访问操作相关的访问地址add，以及从路径预测电路30提供的控制信号或信息spm、scw和shd。高速缓存电路20可以基于处理器标识符pid、访问地址add以及控制信号spm、scw和shd生成高速缓存命中信号hct，其中高速缓存命中信号hct指示与访问地址add相对应的目标数据sdt是否存储在高速缓存存储器50中。

当与访问地址add相对应的目标数据被存储在高速缓存存储器50中时，高速缓存电路20可以读取并提供目标数据sdt。当与访问地址add相对应的目标数据sdt未存储在高速缓存存储器50中时，高速缓存电路20可以在高速缓存存储器50中存储新数据ndt。

高速缓存存储器50可以具有包括多条路径的与集合相关联的高速缓存结构，使得每条路径包括与多个集合相对应的多个高速缓存行。将在下面参考图4描述与集合相关联的高速缓存结构。

路径预测电路30可以接收处理器标识符pid、访问地址add和高速缓存命中信号cht，并生成控制信号或信息spm、scw和shd以控制高速缓存电路20。

图2是示出根据本发明构思的示例性实施例的操作高速缓存存储设备的方法的流程图。图2示出了用于与集合相关联的高速缓存结构的方法，与集合相关联的高速缓存结构包括多条路径，使得每条路径均包括与多个集合相对应的多个高速缓存行。

参考图1和图2，高速缓存电路20可以生成指示与访问地址add相对应的目标数据sdt是否存储在多个高速缓存行中的高速缓存命中信号cht(s100)。

路径预测电路30可以基于在多个先前的缓存访问操作期间提供的高速缓存命中信号cht，通过累积指示目标数据sdt是否存储在多条路径之一中的高速缓存命中结果和指示目标数据sdt是否存储在候选路径中的一条的路径预测命中结果，存储累积信息acci(s200)。在本发明构思的示例性实施例中，路径预测电路30可以将累积信息acci存储为多个诊断位对，使得每个诊断位对包括指示高速缓存命中结果的高速缓存命中位和指示高速缓存命中结果的路径预测命中位。下面将参考图10和图11描述诊断位对。

路径预测电路30可以在路径预测模式下基于累积信息acci，通过确定多条路径中的当前高速缓存访问操作的一条或多条候选路径，生成候选路径信号scw(s300)。在本发明构思的示例性实施例中，路径预测电路30可以基于累积信息acci来生成指示路径预测模式的启用或禁用的预测模式信号spm，并且将预测模式信号spm提供给高速缓存电路20。

高速缓存电路20可以在路径预测模式下基于候选路径信号scw，主要针对多条路径中的候选路径执行当前高速缓存访问操作(s400)。在此，“主要执行当前的高速缓存访问操作”表示高速缓存电路20针对候选路径执行主高速缓存访问操作，并且仅当目标数据sdt未存储在候选路径中时，针对多条路径中除候选路径之外的其余路径执行次级高速缓存访问操作。“其余路径”也可以称为“其它路径”。下面将参考图6至图9进一步描述主高速缓存访问操作。

这样，根据本发明构思的示例性实施例的高速缓存存储设备10和操作高速缓存存储设备10的方法可以通过基于累积信息acci准确地预测候选路径来减少高速缓存存储设备10的功耗。

在本发明构思的示例性实施例中，路径预测电路30可以存储与在有效的重新参考间隔期间被新数据ndt替换并从多个高速缓存行中删除的逐出数据有关的逐出信息。路径预测电路30可以基于逐出信息来生成与保护数据有关的屏蔽信息shd，使得保护数据指示在有效的重新参考间隔期间再次写入高速缓存行的逐出数据。路径预测电路30可以将屏蔽信息提供给高速缓存电路20，并且高速缓存电路20可以基于屏蔽信息至少一次防止从高速缓存行删除保护数据。

这样，根据本发明构思的示例性实施例的高速缓存存储设备10和操作高速缓存存储设备10的方法可以基于与具有高重用概率的保护数据有关的屏蔽信息通过增加高速缓存命中率和路径预测命中率，减少功耗并增强高速缓存存储设备10的性能。

图3是示出根据本发明构思的示例性实施例的系统的分级高速缓存结构的图。

参考图3，系统500可以包括多个处理器prc0～prcn511、512和513、多个高速缓存存储设备l1_0～l1_n、l2和l3521、522、523、530和540，以及主存储器mem550。在多核系统的情况下，处理器511、512和513可以被称为处理器核。

至少一个处理器和至少一个高速缓存存储设备可以形成处理单元，并且该处理单元可以被实现为独立的设备或片上系统(soc)的一部分。例如，处理单元可以包括中央处理单元(cpu)、图形处理单元(gpu)、加速处理单元(apu)、专用集成电路(asic)、现场可编程门阵列(fpga)等。

主存储器550可以存储由处理器511、512和513使用的数据。此处，术语“数据”可以包括由处理器511、512和513执行的指令。系统500可以具有分级的(或多级的)高速缓存结构，用于通过将指令或数据的副本存储在高速缓存中提高对主存储器550中存储的指令或数据的访问速度。图3示出了分级高速缓存结构的非限制性示例。例如，分级高速缓存结构可以包括更多或更少数量的高速缓存，更多或更少层的高速缓存或高速缓存的其它分级布置。

分级高速缓存结构可以包括最低级别(例如，第一级别l1)的高速缓存存储设备521、522和523，以及更高级别的高速缓存存储设备，例如第二级别l2的高速缓存存储设备530和第三级别l3的高速缓存存储设备540。第一级别l1的高速缓存存储设备可以是分别由处理器511、512和513专门访问的专用高速缓存存储设备。第二级别l2和第三级别l3的高速缓存存储设备530和540可以是由处理器511、512和513共同访问的共享高速缓存存储设备。

l3高速缓存存储设备540可以包括多个高速缓存行，以存储主存储器550中存储的数据的副本。可以通过索引和路径的组合来识别高速缓存行。l3高速缓存存储设备540可以使用更快的存储元件来实现和/或可以在逻辑上或物理上比主存储器550更靠近处理器511、512和513进行部署，使得可以在处理器511、512和513与l3高速缓存存储设备540之间更快或具有更少等待时间地交换数据或信息。

l2高速缓存存储设备530可以包括多个高速缓存行以存储主存储器550中存储的数据的副本。l2高速缓存存储设备530可以使用更快的存储元件来实现和/或可以在逻辑上或物理上比l3高速缓存存储设备540更靠近处理器511、512和513进行部署，使得可以在处理器511、512和513与l2高速缓存存储设备530之间更快或具有更少等待时间地交换数据或信息。

l1高速缓存存储设备521、522和523中的每一个可以包括多个高速缓存行，以存储主存储器550中存储并且由处理器511、512和513中的每一个使用的数据的副本。l1高速缓存存储设备521、522和523中的每一个可以使用更快的存储元件来实现和/或可以在逻辑上或物理上比l2高速缓存存储设备530更靠近处理器511、512和513进行部署，使得可以在处理器511、512和513与l1高速缓存存储设备521、522和523之间更快或具有更少等待时间地交换数据或信息。

在高速缓存访问操作中，处理器511、512和513中的每一个可以将存储器访问请求发送到l1高速缓存存储设备521、522和523中的对应一个，以获得对应的l1高速缓存存储设备中存储的指令或数据的副本。如果所请求的信息存储在对应的l1高速缓存存储设备中(例如，如通过存储器访问请求中的地址或地址的一部分和与对应的l1高速缓存存储器中的高速缓存行相关联的高速缓存标签之间的匹配所指示的)，则可以使处理器访问高速缓存行。这常规地称为高速缓存命中。

如果所请求的信息没有存储在对应的l1高速缓存存储设备的任何高速缓存行中(常规称为高速缓存未命中)，则将存储器访问请求转发到l2高速缓存存储设备530。如果l2高速缓存存储设备530中的存储访问请求命中，则可以使处理器访问l2高速缓存存储设备530中的高速缓存行。

如果在l2高速缓存存储设备530中未命中该存储器访问请求，则将该存储器访问请求转发到l3高速缓存存储设备540。在高速缓存结构的逐渐更高的级别上迭代这样的处理，直到发生高速缓存命中或在主存储器550中访问所请求的信息。

可以响应于高速缓存未命中而替换l3高速缓存存储设备540、l2高速缓存存储设备530和l1高速缓存存储设备521、522和523中的高速缓存行。例如，如果处理器511的存储器访问请求在l1高速缓存存储设备521中未命中而在l2高速缓存存储设备530中命中，则可以将l2高速缓存存储设备530的高速缓存行中存储的指令或数据拷贝到l1高速缓存存储设备521中的高速缓存行，使得拷贝的数据可用于对应处理器511的后续存储访问请求。如果所有高速缓存行当前正在存储信息，则可以逐出高速缓存行中的一个中先前存储的信息，以便为新信息腾出空间。基于高速缓存替换策略选择用于逐出的缓存行。例如，高速缓存替换策略可以基于最近最少使用(lru)策略或重新引用间隔预测(rrip)策略。

如图3中所示的分级高速缓存结构可以包括根据本发明构思的示例性实施例的至少一个高速缓存存储设备。在本发明构思的示例性实施例中，如将参考图11至图17所描述，可以将根据本发明构思的示例性实施例的高速缓存存储设备应用于共享的高速缓存存储设备530和540。在本发明构思的示例性实施例中，如将参考图18至图20所描述，根据本发明构思的示例性实施例的高速缓存存储设备可以应用于专用高速缓存存储设备521、522和523。

图4是示出根据本发明构思的示例性实施例的高速缓存存储装置中包括的高速缓存电路的图。为了说明的方便，图4仅示出根据本发明构思的示例性实施例的用于描述路径预测策略和基于路径预测策略的操作的组件。

参考图4，高速缓存电路20可以包括高速缓存存储器50、标签比较电路41、数据输出电路mux42、更新控制器ucon43和缓存命中确定电路44。组件41、42、43和44可以包括在图1中的高速缓存控制器40中。

高速缓存存储器50可以包括标签存储器tarr和数据存储器darr。数据存储器darr存储在图3的主存储器550中存储的一些数据(例如，高速缓存数据)。换句话说，高速缓存数据可以与主存储器550中存储的任何一个主数据相同。标签存储器tarr存储分别与数据存储器darr中存储的高速缓存数据相对应的标签数据。标签数据可以指示存储高速缓存数据的主存储器550的实际地址。

图4示出了具有四条路径的4路径集合关联高速缓存结构的示例。标签存储器tarr和数据存储器darr可以包括包含多个高速缓存行的多条路径和多个集合，使得可以基于访问地址add中包括的集合地址sadd来选择每个集合。标签存储器tarr和数据存储器darr的行和列分别指示集合和路径。换句话说，一个集合存储在标签存储器tarr和数据存储器darr的同一行。

图4示出了用由从0到m的索引指定的m+1个集合和四条路径wy0～wy3实现的4路径集合相关的高速缓存结构。如图4中所示，一个集合可以存储第一至第四高速缓存数据dt0～dt3以及指示第一至第四高速缓存数据dt0～dt3的各个标签地址的第一至第四标签数据tg0～tg3。

另外，第一至第四标签数据tg0～tg3存储在标签存储器tarr的同一行中。第一标签数据tg0对应于第一路径wy0，第二标签数据tg1对应于第二路径wy1，第三标签数据tg2对应于第三路径wy2，并且第四标签数据tg3对应于第四路径wy3。分别与第一至第四标签数据tg0至tg3相对应的第一至第四缓存数据dt0～dt3可以以与第一至第四标签数据tg0～tg3相同的方式存储在数据存储器darr中。

高速缓存电路20接收与目标数据(例如，处理器请求的数据)相对应的访问地址add。如图4中所示，访问地址add包括标签地址tadd和集合地址sadd。集合地址sadd指示高速缓存存储器50的行地址。换句话说，集合地址sadd指示高速缓存存储器50中包括的多个集合中的任何一个集合。

当存在外部请求的数据时，例如，通过处理器或处理器核，标签比较电路41可以确定是否将请求的数据或目标数据存储在高速缓存存储器50中。换句话说，标签比较电路41确定是否存在高速缓存命中或高速缓存未命中。

标签比较电路41可以包括比较器com0～com3，以将存储在与集合地址sadd相对应的集合中并从中读取的每个标签数据tg0～tg3与标签地址tadd进行比较。当第一至第四标签数据tg0～tg3中的对应一个与标签地址tadd一致时，比较器com0～com3可以分别激活路径命中信号ht0～ht3。高速缓存命中确定电路44可以在路径命中信号ht0～ht3中的至少一个被激活时激活高速缓存命中信号cht以指示高速缓存命中。换句话说，高速缓存命中指示数据存储器darr中存在外部请求的目标数据。

当高速缓存命中信号cht指示高速缓存命中时，可以输出与标签数据相对应的目标数据sdt，该标签数据与标签地址tadd匹配。换句话说，标签比较电路41将路径命中信号ht0～ht3输出到数据输出电路42，并且数据输出电路42可以选择高速缓存数据dt0～dt3中与激活的路径命中信号相对应的一个，以输出选择的高速缓存数据作为目标数据sdt。相反，在高速缓存未命中的情况下，高速缓存命中确定电路44可以去激活高速缓存命中信号cht以指示高速缓存未命中。

更新控制器43可以从一条高速缓存行中删除与逐出数据相对应的高速缓存数据，该高速缓存行可以由高速缓存替换策略确定，并且从更高级高速缓存存储设备或主存储器提供的新数据ndt(例如，550)可以被存储或写入已经存储了逐出数据的高速缓存行中。

图5是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的路径预测电路的图。

参考图5，路线预测电路30可以包括控制逻辑电路31、差分诊断寄存器ddr32、路线等级缓冲器wrb33和辅助推理缓冲器aib34。

差分诊断寄存器32可以针对多个处理器中的每一个和多个集合中的每一个，通过在多个先前的高速缓存访问操作期间累积多个诊断位对来存储累积信息acci，使得每个诊断位对包括指示高速缓存命中结果的高速缓存命中位和指示路径预测命中结果的路径预测命中位。下面将参考图10和图11进一步描述差分诊断寄存器32中存储的多个诊断位对。

路径等级缓冲器33可以关于多个处理器中的每一个和多个集合中的每一个，存储指示候选路径中包括的多条路径的顺序的优先级信息。下面将参考图12进一步描述路径等级缓冲器33中存储的优先级信息。

辅助推理缓冲器34可以存储与在有效的重新参考间隔期间被新数据替换并且从多个高速缓存行中删除的逐出数据有关的逐出信息。下面将参考图13进一步描述辅助推理缓冲器34中存储的逐出信息。

控制逻辑电路31可以基于处理器标识符、访问地址add和高速缓存命中信号cht，管理差分诊断寄存器32中存储的诊断位对，路径等级缓冲器33中存储的优先级信息以及辅助推理缓冲器34中存储的逐出信息pid。在本发明构思的示例性实施例中，控制逻辑电路31可以用特殊功能寄存器(sfr)来实现。

控制逻辑电路31可以基于差分诊断寄存器32中存储的多个诊断位对来生成对应于与当前高速缓存访问操作相关的处理器和集合的候选路径信号scw。

在本发明构思的示例性实施例中，控制逻辑电路31可以存储与多个处理器和多个集合相对应的多个路径预测窗口wpw0～wpwn，使得每个路径预测窗口指示与每个处理器和每个集合相对应的候选路径数量。控制逻辑电路31可以基于路径等级缓冲器33中存储的多个路径预测窗口wpw0～wpwn和优先级信息，来确定对应于与当前高速缓存访问操作相关的处理器和集合的候选路径。

控制逻辑电路31可以基于差分诊断寄存器32中存储的多个诊断位对，按每个高速缓存访问操作动态地更新多个路径预测窗口wpw0～wpwn。

在本发明构思的示例性实施例中，控制逻辑电路31可以存储高速缓存占用信息coi，该高速缓存占用信息coi指示与多个高速缓存行中存储的数据相对应的处理器的标识符。控制逻辑电路31可以基于高速缓存占用信息coi和辅助推理缓冲器34中存储的逐出信息来生成与保护数据有关的屏蔽信息shd，使得保护数据指示在有效的重新参考间隔期间在高速缓存行中再次写入的逐出数据，并将屏蔽信息shd提供给图1中的高速缓存电路20。高速缓存电路20可以基于屏蔽信息shd至少一次防止从高速缓存行删除保护数据。

在本发明构思的示例性实施例中，控制逻辑电路31可以基于包括差分诊断寄存器32中存储的诊断位对的累积信息acci来生成指示启用或禁用路径预测模式的预测模式信号spm，并且将预测模式信号spm提供给高速缓存电路20。高速缓存电路20可以在路径预测模式下基于指示一条或多条候选路径的候选路径信号scw，主要针对多条路径中的候选路径执行当前高速缓存访问操作。

图6是示出根据本发明构思的示例性实施例的高速缓存存储设备的高速缓存访问操作的流程图。

为了便于说明和描述，图6示出了其中预测模式信号spm的逻辑高电平h指示预测模式，并且高速缓存命中信号cht的逻辑高电平h指示高速缓存命中的示例，但是本发明构思不限于信号的这些特定逻辑电平。

参考图1和图6，高速缓存电路20从路径预测电路30接收预测模式信号spm和候选路径信号scw。当预测模式信号spm指示路径预测模式时(s11：是)，高速缓存电路20确定候选路径信号scw是否不包括候选路径(s12)。当候选路径信号scw包括一条或多条候选路径时(s12：否)，高速缓存电路20可以针对多条路径中的候选路径执行主高速缓存访问操作pcao(s13)，如以下将参考图7进行描述。当用于主高速缓存访问操作pcao的高速缓存命中信号cht指示高速缓存命中时(s14：是)，路径预测电路30可以将指示高速缓存命中和路径预测命中的诊断位对(例如，“11”)存储为累积信息acci(s21)。用于主高速缓存访问操作pcao的高速缓存命中信号cht可以被称为第一高速缓存命中信号。

当用于主高速缓存访问操作pcao的高速缓存命中信号cht指示高速缓存未命中时(s14：否)，高速缓存电路20可以针对多条路径中除候选路径之外的其余路径执行次级高速缓存访问操作scao(s15)，如以下将参考图8进行描述。当次级高速缓存访问操作scao的高速缓存命中信号cht指示高速缓存未命中时(s16：否)，路径预测电路30可以将指示高速缓存未命中的诊断位对(例如，“00”)存储为累积信息acci(s22)。用于次级高速缓存访问操作scao的高速缓存命中信号cht可以被称为第二高速缓存命中信号。

当预测模式信号spm未指示路径预测模式时(s11：否)，或者当候选路径信号scw不包括任何候选路径时(s12：是)，高速缓存电路20可以针对多条路径中的所有路径执行正常高速缓存访问操作ncao(s17)，如下文将参考图9进行描述。

当正常高速缓存访问操作ncao的高速缓存命中信号cht指示高速缓存命中时(s18：是)，或者当次级速缓存访问操作scao的高速缓存命中信号cht指示高速缓存命中时(s16：是)，路径预测电路30可以将指示高速缓存命中但不包含与路径预测命中结果有关的信息的诊断位对(例如，“10”)存储为累积信息acci(s23)。当正常高速缓存访问操作ncao的高速缓存命中信号cht指示高速缓存未命中时(s18：否)，路径预测电路30可以将指示高速缓存未命中的诊断位对(例如，“00”)存储为累积信息acci(s22)。正常高速缓存访问操作ncao的高速缓存命中信号cht可以被称为第三高速缓存命中信号。

因此，参考图6，路径预测电路30可以基于第一高速缓存命中信号、第二高速缓存命中信号和第三高速缓存命中信号中的至少一个，将诊断位对存储为累积信息acci。当第一高速缓存命中信号指示高速缓存命中时，将诊断位对设置为第一值(例如，“11”)。当第二高速缓存命中信号不指示高速缓存命中时，将诊断位对设置为第二值(例如，“00”)。当第二高速缓存命中信号指示高速缓存命中或第三高速缓存命中信号指示高速缓存命中时，将诊断位对设置为第三值(例如，“10”)。当第三高速缓存命中信号不指示高速缓存命中时，将诊断位对设置为第四值(例如，“00”)。

图7是示出根据本发明构思的示例性实施例的高速缓存存储设备的主高速缓存访问操作的图，图8是示出根据本发明构思的示例性实施例的高速缓存存储设备的次级高速缓存访问操作的图，并且图9是示出根据本发明构思的示例性实施例的高速缓存存储设备的正常高速缓存访问操作的图。

为了便于图示和描述，图7、图8和图9示出了高速缓存电路包括第一至第八路径wy0～wy8的示例，但是本发明构思不限于特定数量的路径。图7、图8和图9中所示的输出电路60可以包括参考图4所述的标签比较电路41、数据输出电路mux42和高速缓存命中确定电路44。

参考图7和图8，可以激活预测模式信号spm以指示路预测模式的启用。例如，候选路径信号scw可以指示第三路径wy2、第五路径wy4和第六路径wy5是候选路径。

如图7中所示，高速缓存电路可以针对候选路径wy2、wy4和wy5执行主高速缓存访问操作pcao。换句话说，高速缓存电路中的高速缓存控制器可以在分别对应于第一至第八路径wy0～wy7的第一至第八路径启用信号en0～en7中例如将与候选路径wy2、wy4和wy5相对应的路径启用信号en2、en4和en5激活到逻辑高电平h，并例如将与除了候选路径wy2、wy4和wy5之外的其余路径wy0、wy1、wy3、wy6和wy7相对应的路径启用信号en0、en1、en3、en6和en7去激活到逻辑低电平l。因此，可以仅输出标签数据tg2、tg4和tg5以及与候选路径wy2、wy4和wy5相对应的高速缓存数据dt2、dt4和dt5并将其提供给输出电路60。

当目标数据sdt作为主高速缓存访问操作pcao的结果存储在候选路径wy2、wy4和wy5中时，输出电路60可以输出指示高速缓存命中的高速缓存命中信号cht并输出目标数据sdt。

当目标数据sdt作为初级高速缓存访问操作pcao的结果未存储在候选路径wy2、wy4和wy5中时，输出电路60可以输出指示高速缓存未命中的高速缓存命中信号cht，并且高速缓存电路可以执行次级高速缓存访问操作scao。

如图8中所示，除了候选路径wy2、wy4和wy5之外，高速缓存电路可以针对其余路径wy0、wy1、wy3、wy6和wy7执行次级高速缓存访问操作scao。换句话说，高速缓存电路中的高速缓存控制器可以例如将与其余路径wy0、wy1、wy3、wy6和wy7相对应的路径启用信号en0、en1、en3、en6和en7激活到逻辑高电平h，并且例如将与候选路径wy2、wy4和wy5相对应的路径启用信号en2、en4和en5去激活到逻辑低电平l。因此，可以仅输出标签数据tg0、tg1、tg3、tg6和tg7以及与其余路径wy0、wy1、wy3、wy6和wy7相对应的高速缓存数据dt0、dt1、dt3、dt6和dt7并将其提供给输出电路60。

当目标数据sdt作为次级高速缓存访问操作scao的结果存储在其余路径wy0、wy1、wy3、wy6和wy7中时，输出电路60可以输出指示高速缓存命中的高速缓存命中信号cht并输出目标数据sdt。

当目标数据sdt作为次级高速缓存访问操作scao的结果未存储在其余路径wy0、wy1、wy3、wy6和wy7中时，输出电路60可以输出指示缓存未命中的高速缓存命中信号cht。

参考图9，当去激活预测模式信号spm以指示禁用路径预测模式时，高速缓存电路可以针对所有候选路径wy0～wy7执行正常高速缓存访问操作ncao。换句话说，高速缓存电路中的高速缓存控制器可以例如将与所有第一至第八路径wy0～wy7相对应的路径启用信号en0～en7激活到逻辑高电平h。因此，可以输出tg0～tg7和与所有路径wy0～wy7相对应的高速缓存数据dt0～dt7，并将其提供给输出电路60。

另外，当候选路径信号scw不包括任何候选路径(scw：无)时，高速缓存电路可以针对所有路径wy0～wy7执行正常高速缓存访问操作ncao，如参考图6所述。

当目标数据sdt作为正常高速缓存访问操作ncao的结果存储在路径wy0～wy7中时，输出电路60可以输出指示高速缓存命中的高速缓存命中信号cht并输出目标数据sdt。

当目标数据sdt作为正常高速缓存访问操作ncao的结果未存储在路径wy0～wy7中时，输出电路60可以输出指示高速缓存未命中的高速缓存命中信号cht。

如参考图6和图9所描述，可以通过仅启用候选路径并禁用其余路径来减少主高速缓存访问操作pcao中的功耗。如果在主高速缓存访问操作pcao中发生高速缓存未命中，则可以通过执行次级高速缓存访问操作scao来增加访问数据的等待时间。如上所述，根据本发明构思的示例性实施例，可以基于累积信息acci来精确地预测和确定候选路径，因此，可以在减小访问等待时间的增加的同时有效率地降低功耗。

图10是用于描述根据本发明构思的示例性实施例的高速缓存存储设备中存储的诊断位对的图，并且图11是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的差分诊断寄存器的图。

参考图10，针对主高速缓存访问操作pcao和次级高速缓存访问操作scao中的每一个，当发生高速缓存命中时，可以将高速缓存命中信号cht激活到逻辑高电平。

第一种情况cs1指示目标数据sdt存储在候选路径中。在这种情况下，路径预测电路可以将指示高速缓存命中和路径预测命中的诊断位对的值(例如“11”)存储为累积信息acci。

第二种情况cs2指示目标数据sdt存储在除了候选路径之外的其余路径中。在这种情况下，路径预测电路可以将指示高速缓存命中和路径预测未命中的诊断位对的值(例如“10”)存储为累积信息acci。

第三情况cs3指示目标数据sdt未存储在任何一条路径中。在这种情况下，路径预测电路可以将指示高速缓存未命中的诊断位对的值(例如“00”)存储为累积信息acci。

已经参考图10描述了示例性实施例，使得由一个缓存命中信号cht指示高速缓存命中结果和路径预测命中结果，但是本发明构思不限于此。在本发明构思的示例性实施例中，可以分别使用两个信号将高速缓存命中结果和路径预测命中结果从高速缓存电路提供给路径预测电路。

参考图11，差分诊断寄存器ddr可以包括多个诊断块61、62和63，以针对多个处理器pcr0～pcrn中的每一个和多个集合(set＝0～m)中的每一个来存储多个诊断位对p1～ps。诊断位对p1～ps中的每一个可以包括指示高速缓存命中结果的高速缓存命中位(例如，较高有效位)和指示路径预测命中结果的路径预测命中位(例如，较低有效位)。诊断位对(p1～ps)的数量“s”可以根据包括高速缓存存储设备的系统的配置和操作条件来不同地确定。

例如，p1可以是与最近的高速缓存访问操作相对应的诊断位对，并且ps可以是与最近的高速缓存访问操作相对应的诊断位对。可以通过先进先出(fifo)方案来管理和存储诊断位对p1～ps。换句话说，对于每个高速缓存访问操作，可以删除最旧的诊断位对，并且可以将新的诊断位对存储在诊断块和与每个高速缓存访问操作相对应的集合中。这样，可以在多个先前的高速缓存访问操作期间累积多个诊断位对p1～ps作为累积信息acci。

图5中的控制逻辑电路31可以基于多个诊断位对来确定当前高速缓存访问模式是否适合于路径预测以启用或禁用路径预测模式。例如，如果预定数量的高速缓存未命中和/或预测未命中的方式连续发生，则可以禁用路径预知模式。

图12是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的路径等级缓冲器的图。

参考图12，针对具有优先级pr1～prk的多个处理器中的每一个以及多个集合(set＝0～m)中的每一个，路径等级缓冲器wrb存储指示候选路径中包括的多条路径的顺序的优先级信息。路径等级缓冲器wrb中的每一行可以存储指示与每个集合相对应的优先级pr1～prk的一个优先级信息。pr1指示最高优先级，而prk指示最低优先级。

路径等级缓冲器wrb中存储的每个实体可以指示对应优先级的路径编号和处理器编号。例如，针对第一集合的最高优先级pr1(set＝0)中存储的31，3指示路径编号，而1指示处理器编号。换句话说，路径wy3存储与具有最高优先级pr1的处理器相对应的高速缓存数据。

可以基于多个诊断位对，按每个高速缓存访问操作动态地更新路径等级缓冲器wrb中存储的优先级信息。下面将参考图17描述优先级信息的更新。

图13是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的辅助推理缓冲器的图。

参考图13，辅助推理缓冲器aib可以存储与在有效的重新参考间隔期间被新数据替换并且从多个高速缓存行中删除的逐出数据有关的逐出信息。辅助推理缓冲器aib可以包括条目(1～q)，以分别存储与q个逐出数据相对应的逐出信息。可以根据有效的重新参考间隔来确定条目的数量q，这将在下面参考图15进行描述。

如图13中所示，辅助推理缓冲器aib中存储的逐出信息可以包括逐出数据的地址，指示先前将逐出数据写入高速缓存行中的处理器的受害者标识符pidv，以及指示从高速缓存行中删除了该逐出数据的处理器的攻击者标识符pda。图13示出了与逐出数据的地址相对应的受害者标识符pidv和攻击者标识符pida的示例编号。

图5中的控制逻辑电路31可以通过确定受害者标识符pidv是否与攻击者标识符pida一致来设置干扰位di的值。例如，当受害者标识符pidv与攻击者标识符pida一致时，可以将干扰位di的值设置为1。

另外，控制逻辑电路31可以通过确定高速缓存电路中新存储的新数据的地址是否与辅助推理缓冲器aib中存储的逐出数据的地址相一致来设置重用位ru的值。例如，当新数据与辅助推理缓冲器aib中存储的逐出数据的地址一致时，可以将重用位ru的值设置为1。

路径预测电路30中的控制逻辑电路31可以基于辅助推理缓冲器aib中存储的逐出信息，生成与保护数据有关的屏蔽信息shd，其中保护数据指示在有效的重新参考间隔期间被再次写入到高速缓存行中的逐出数据，并且可以将屏蔽信息shd提供给图1中的高速缓存电路20。

高速缓存电路20可以基于屏蔽信息shd至少一次防止从高速缓存行中删除保护数据。这样，高速缓存电路20将屏蔽信息shd反映到上述高速缓存替换策略，以使得具有高重用可能性的保护数据不被删除并且在高速缓存行中驻留更长的时间。

图14是示出根据本发明构思的示例性实施例的高速缓存存储设备中存储的高速缓存占用信息的图。

图5中的控制逻辑电路31可以存储高速缓存占用信息coi，如图14中所示。高速缓存占用信息coi可以包括与多个高速缓存行中存储的数据相对应的处理器的标识符。图14示出与分别存储在多个集合(set＝0～m)和多条路径wy0～wyk中的数据有关的处理器的示例编号。例如，由具有处理器编号“1”的处理器存储的数据被存储在集合(set＝0)和集合wy0中。控制逻辑电路31可以基于高速缓存占用信息coi确定逐出信息中包括的受害者标识符pidv。

图15是示出根据本发明构思的示例性实施例的高速缓存存储设备的有效重新参考间隔的图。

图15示出了从分别专用于四个处理器prc0～prc3的l1高速缓存和由四个处理器prc0～prc3共享的l2高速缓存依次逐出的数据的示例数据流。例如，数据“a”、“b”、“c”和“d”对应于由处理器prc0存储在l2高速缓存中的高速缓存数据，并且数据“e”、“f”和“g”对应于由处理器prc1、prc2和prc3存储在l2高速缓存中的数据。在图15中，sza对应于数字“ε”的数据，并且指示实际可用的高速缓存大小。szv对应于数字“3ε”的数据，并且指示虚拟扩展的高速缓存大小。

在逐出数据流中，子集α、β、γ和δ中包括的逐出数据在较短的重新参考间隔srri内逐出，并且子集ω中包括的逐出数据在较长的重新参考间隔lrri内逐出。如果在短的重新参考间隔srri期间被逐出的数据再次写入l2高速缓存中，则指示具有高重用可能性的数据被删除并被无效率地再次写入。根据本发明构思的示例性实施例，可以适当地设置与短的重新参考间隔srri相对应的有效重新参考间隔，并且可以生成屏蔽信息shd而以有效的重新参考间隔srri减少逐出可以重用的保护数据的可能性，从而增强了包括高速缓存存储设备的系统的性能。

在本发明构思的示例性实施例中，在共享的l2高速缓存存储设备的情况下，可以将有效的重新参考间隔srri设置为表达式1。

表达式1

srri＝n*r*ε或n*ε，

r＝m2/m1

在表达式1中，n指示共同访问共享l2高速缓存存储设备的处理器数量，ε指示共享l2高速缓存存储设备的路径数量，m1指示专用l1高速缓存存储设备的集合数量，并且m2指示共享l2高速缓存存储设备的集合数量。这样，可以基于共同访问共享高速缓存存储设备的处理器的数量n与共享缓存存储设备的路径数量ε的乘积来确定有效的重新参考间隔，例如，由上述辅助推理缓冲器aib管理的逐出数据的数量。

图16是示出根据本发明构思的示例性实施例的高速缓存存储设备中存储的路径预测窗口的图。

图5中的控制逻辑电路31可以存储多个路径预测窗口wpw0～wpwn，如图16中所示。多个路径预测窗口wpw0～wpwn对应于多个处理器prc0～prcn，并且分别包括与多个集合(set＝0～m)相对应的条目。

多个路径预测窗口wpw0～wpwn的每个条目指示与多个处理器prc0～rpcn中的每一个以及多个集合(set＝0～m)中的每一个相对应的候选路径的数量。例如，与处理器prc0和集合(set＝0)相对应的路径预测窗口可以是4。

如上所述，可以基于差分诊断寄存器中存储的多个诊断位对，按每个高速缓存访问操作动态地更新多个路径预测窗口。下面将参考图17描述路径预测窗口的更新。

控制逻辑电路31可以基于参考图16描述的多个路径预测窗口和参考图12描述的优先级信息来确定候选路径，候选路径对应于与当前高速缓存访问操作相对应的处理器和集合。

图17是示出根据本发明构思的示例性实施例的高速缓存存储设备的优先级更新操作的图。

图17示出了在共享高速缓存存储设备被四个处理器prc0～prc3共同访问并且包括八条路径wy0～wy7的情况下，针对一个集合的示例访问结果s31～s35以及路径预测窗口wpw0～wpw3和优先级信息prt的更新过程。优先级信息prt的标记与参考图12所描述的相同。“10^s”中的“s”表示屏蔽信息，使得对应的高速缓存行中的数据是如上所述的保护数据。

作为示例，在第一时间点t1，第一至第四路径预测窗口具有3+1＝4、1、3和0的值。第一路径预测窗口wpw0具有原始值3，并且由于存在存储保护数据的高速缓存行，因此该值可以从3增加到4。

在第一时间点tl之后，第一处理器prc0可以在第三条路径wy2上发生顺序路径预测命中(例如，两个连续路径预测命中)(s31)。图5中的控制逻辑电路31可以如上所述基于诊断位对获得这样的访问结果。控制逻辑电路31可以通过将第一路径预测窗口wpw0的值减小1并且将与顺序路径预测命中相对应的第三路径wy2的优先级增加1而在第二时间点t2更新优先级信息prt。

在第二时间点t2之后，第一处理器prc0可能会发生高速缓存未命中，并且可能发生破坏性干扰(di)，从而将第三处理器prc2已经占用的第八路径wy7中的高速缓存数据逐出(s32)。在这种情况下，如参考图13所述，在逐出信息中的干扰位di的值可以被设置为1。控制逻辑电路31可以通过将与高速缓存相对应的第一路径预测窗口wpw0的值增加1，将与逐出数据相对应的第三路径预测窗口wpw2的值减小1，而在第三时间点t3更新优先权信息prt，并将写入新高速缓存数据的第八路径wy7设置为最高优先级。

在第三时间点t3之后，第一处理器prc0可能会发生高速缓存未命中，并且可能发生破坏性干扰(di)，从而将第二处理器prc1已经占用的第六路径wy5中的高速缓存数据逐出(s33)。控制逻辑电路31可以通过将与高速缓存未命中相对应的第一路径预测窗口wpw0的值增加1，将与逐出数据相对应的第二路径预测窗口wpw1的值减小1，而在第四时间点t4更新优先级信息prt，并将写入新高速缓存数据的第六路径wy5设置为最高优先级。

在第四时间点t4之后，第一处理器prc0可能会发生高速缓存未命中，并且可能发生破坏性干扰(di)，从而将第三处理器prc2已经占用的第七路径wy6中的高速缓存数据逐出(s34)。控制逻辑电路31可以通过将与高速缓存未命中相对应的第一路径预测窗口wpw0的值增加1，将与逐出数据的第三路径预测窗口wpw2的值减小1，而在第五时间点t5更新优先级信息prt，并将写入新高速缓存数据的第七路径wy6设置为最高优先级。

可以根据常规的缓存替换策略逐出与最低优先级相对应的第二路径wy1的高速缓存数据，但是根据本发明构思的示例性实施例，根据新的缓存替换策略，第二路径wy1中的高速缓存数据可以与保护数据相对应。在这种情况下，可以防止第二路径wy1的保护数据被删除，并且可以取代保护数据来逐出第七路径wy6中的高速缓存数据。在这样的保护之后，可以从保护数据释放第二路径wy1中的高速缓存数据。

在第五时间点t5之后，第一处理器prc0可能会发生高速缓存未命中，并且可以逐出第一处理器prc0已经占用的高速缓存数据而没有破坏性干扰(s35)。控制逻辑电路31可以通过将与高速缓存未命中相对应的第一路径预测窗口wpw0的值增加1，而在第六时间点t6更新优先级信息prt，并将写入新高速缓存数据的第二路径wy1中设置为最高优先级。

在下文中，针对其中专用高速缓存存储设备由单个处理器prc0专门访问的情况，参考图18、图19和图20描述示例性实施例。

图18是示出根据本发明构思的示例性实施例的高速缓存存储装置中包括的差分诊断寄存器的图，并且图19是示出根据本发明构思的示例性实施例的高速缓存存储设备中包括的路径等级缓冲器的图。

参考图18，差分诊断寄存器ddr可以包括单个诊断块61。针对单个处理器prco和多个集合(set＝0～m)中的每一个，信号诊断块61可以通过在多个先前的高速缓存访问操作期间累积多个诊断位对p1-ps来存储累加信息。其它元件的描述与参考图11所描述的基本上相同，并省略重复说明。

图5中的控制逻辑电路31可以基于差分诊断寄存器ddr中存储的多个诊断位对p1～ps，生成候选路径信号scw，候选路径信号scw对应于与当前高速缓存访问操作相关的单个处理器prc0和集合。

参考图19，针对单个处理器prco和多个集合(set＝0～m)中的每一个，路径等级缓冲器wrb可以存储指示在候选路径中包括多条路径的顺序的优先级信息。与图12中在共享高速缓存存储设备的情况下的优先级信息prt的表示相比，图19中在专用高速缓存存储设备的情况下的优先级信息prt的每个条目可以不包括处理器编号，而仅包括路径编号。其它描述与参考图12所描述的基本上相同，并且省略重复的说明。

图5中的控制逻辑电路31可以基于图19的路径等级缓冲器wrb中存储的多个诊断位对p1～ps而按每次高速缓存访问操作动态地更新优先级信息prt。

图20是示出根据本发明构思的示例性实施例的高速缓存存储设备的优先级更新操作的图。

图20示出了在信号处理器专用访问并且包括八条路径wy0～wy7的专用高速缓存存储设备的情况下，针对一个集合的示例访问结果s41～s45以及路径预测窗口wpw和优先级信息prt的更新过程。除了破坏性干涉之外，图20中的更新过程与图17中基本相同，并且省略重复描述。

如图20中所示，在高速缓存未命中的情况下，路径预测窗口wpw的值可以增加1，而在顺序路径预测命中的情况下可以减少1。

图21是示出根据本发明构思的示例性实施例的系统的方框图。

参考图21，系统1000可以包括多核处理器110、共享l2高速缓存存储设备sl211和主存储器mem130。图21仅示出用于描述发明构思的示例性实施例的组件，并且系统1000还可以包括各种其它组件。

多核处理器110可以被实现为可以包括在各种计算设备中的片上系统。多核处理器110可以通过接口(例如，接口电路)向主机设备发送数据和任务请求以及从主机设备接收数据和任务请求。多核处理器110可以包括多个处理器核c1～c8和由多个处理器核c1～c8专用地访问的多个专用l1高速缓存存储设备l1_1～l1_8。虽然图21示出了八个处理器核c1至c8，但是本发明构思不限于特定数量的处理器核。

处理器核c1～c8可以是同质处理器核或异构处理器核。当处理器核c1～c8为同质处理器核时，每个核为同一类型。当处理器核c1～c8是异构处理器核时，一些核为不同类型。

当处理器核c1～c8是异构处理器核时，它们可以被分类为第一集群cl1和第二集群cl2。在处理器核c1～c8中，第一集群cl1可以包括具有第一处理速度的高性能核c1～c4，而第二集群cl2可以包括具有小于第一处理速度的第二处理速度的低性能核c5～c8。

共享l2高速缓存存储设备11和多个专用l1高速缓存存储设备l1_1～l1_8中的至少一个可以被实现为根据本发明构思的示例性实施例的能够执行有效率的路径预测的高速缓存存储设备。

如上所述，根据本发明构思的示例性实施例的高速缓存存储设备、包括该高速缓存存储设备的系统以及操作该高速缓存存储设备的方法可以基于累积信息通过准确预测候选路线来减少高速缓存存储设备和系统的功耗。另外，根据本发明构思的示例性实施例的高速缓存存储设备、包括该高速缓存存储设备的系统以及操作该高速缓存存储设备的方法可以基于具有高重用概率的保护数据的屏蔽信息通过增加高速缓存命中率和路径预测命中率来减少高速缓存存储设备和系统的功耗并增强性能。

本发明构思可以应用于高速缓存存储设备以及包括高速缓存存储设备的任何设备和系统。例如，本发明构思可以应用于诸如存储卡、固态驱动器(ssd)、嵌入式多媒体卡(emmc)、通用闪存(ufs)、移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、便携式摄像机、个人计算机(pc)、服务器计算机、工作站、便携式计算机、数字电视、机顶盒、便携式游戏机、导航系统、可穿戴设备、物联网(iot)设备、物联(ioe)设备、电子书、虚拟现实(vr)设备、增强现实(ar)设备等系统。

虽然已经参考本发明的示例性实施例示出和描述了本发明的构思，但是对于本领域的普通技术人员显而易见的是，在不脱离如所附权利要求书所述的本发明构思的精神和范围的情况下，可以对其形式和细节进行各种修改。