专利名称：数据处理的间接定址的取代方法
技术领域：
本发明涉及一种间接定址方法，尤指一种利用虚拟地址与间接地址寄存器的接线而通过地址码的置换动作获得实际地址码，再对实际寄存器进行读写的数据处理的间接定址的取代方法。
于一般微处理机(MPU)的定址法而言，间接定址法是使用一间接寄存器(如指标寄存器或索引寄存器)配合一数据寄存器(如数据区段寄存器)的作用而获得实际地址，其实际地址即为数据寄存器的内含值与间接寄存器内所放置的数值之和，因此，于数据存取时必须占用数据寄存器的空间，并浪费运算时间，降低了使用效能。
另外，习知微处理机内的指令解码于解码时再区分直接定直模式及间接定址模式，然后采用不同流程去完成指令功能(请参阅
图1)，且其解码的线路时序弹性小，如下所示将对习知的时序安排(请参阅图1)作一说明以二级管线结构(PI RELI NE)为例
此时DECODE及EXECUTION时间即限制住整处理机的性能。
此时必须将DECODE后所有讯号全部记录以备执行(EXECUTION)时使用。
再者，习知的定址模式及指令运算方式往往能提供强大功能，然而愈复杂的指令所需线路愈大且愈难设计，设计时间愈长，而且愈难利用现有的管线结构Pipeline及超大规模Superscale技术。
有关管线结构的说明假定一工作W需P1～P5五个单元依序完成而每一单元需花1T时间完成，则此项工作从输入数据开始至得到结果需5T时间，倘若一工作完成后下一工作才进入执行，则N个工作需N*5*T时间。
当数据在单元P1～P5的任一单元中时，其余单元其实并无数据在运算执行，管线结构原理即在利用此一特性，当W1在单元P2执行时，突出的P1单元即不再等W1工作完成而继续接收W2数据继续执行，若有N个工作需执行，除第一个及最后一个需花5T时间外，每一1T时间都能有一工作完成，总计完成全部需(N+8)*T时间。
当N值愈大时，管线结构所能节省时间即愈多。
当N＞＞8时非管线结构所完成相同工作所花时间为管线结构的五倍。
一般而言当N值够大时，非管线结构所完成相同工作所花时间为管线结构所花时间倍数约相当于管线的级数。
本发明的主要目的，在于提供一种效率高的间接定址方法，即在不占用数据寄存器空间及运算时间下即能进行间接定址的动作而进行数据读写工作，主要是通过设定间接定址的动作而进行数据读写工作，是通过设定间接地址寄存器再对虚拟地址进行读写，即可对间接定址寄存器所指的实际寄存器进行读写工作。
其中，本发明的间接地址寄存器及虚拟地址在应用上皆属特殊寄存器，而此种寄存器地址占用记忆体地址的方式乃衍生于记忆体对映I/O(MEMORYMAPPING I/O)用法，并加以扩展至常用的特殊寄存器，例如计时/计数器(TI MER/COUNTER)，中断控制寄存器(INTERRUPT CONTROL REGISTER)及输出/入寄存器等。此种对映方式在微处理机上有M68000系列，在微控制器上有INTEL8051系列等IC，尤在微控制器上应用为多，其优点如下(1)特殊寄存器地址使用记忆体地址，则设计特殊寄存器时不需另外增加线路进行解码，而只需利用记忆体解码线路即可，并且不需为这些寄存器增加额外指令及指令解码线路，故此种方式对简化IC线路具有很大帮助。
(2)在微控制器及微处理机中对上述特殊寄存器常有强大的运算需求，如对I/O做位元运算(设定位元或清除位元)，这些线路若是连用在特殊寄存器记忆体分开的线路则只能提供给特殊寄存器使用，无形中限制了更大的功能，但若使特殊寄存器与记忆体地址合并使用则上述新增功能亦能扩展给记忆体使用，可大大提高记忆体的使用效能。
此外，本发明的另一目的是将复杂多功能的指令通过统计分析将其区分成最简单常用的指令，因其简单故能以高效率的线路实现，因其简单故容易修改，因其简单故容易规律化，如此在管线结构(Pipeline)及超大规模技术Superscale的应用上更容易提高整体性能。
配合附图及实施例对本发明的特征详细说明如下附图简单说明图1一般传统的指令解码流程图。
图2本发明实施例的指令解码流程图。
图3本发明实施例的间接定址的取代方法示意图。
图4本发明实施例的结构示意图。
图5本发明实施例的虚拟地址检测线路的简意示意图。
图6本发明实施例的间接地址寄存器与地址码置换线路的接线示意图。
请参阅图2，其为本发明实施例的指令解码流程图，其所使用的指令实际上皆为直接定址，而间接地址模式在指令解码前就已将虚拟地址置换成真实址，故微处理机内运算及控制单元设计上将简化成只有直接定址模式；此外，于时序安排上本发明较习知解码线路合理且弹性大，其时序安排说明如下(请参阅图2)以二组管线结构为例FETCH+ DECODE2+|DECODE1|EXECUTION|FETCH+ DECODE2+|DECODE1|EXECUTION|当DECODE1及EXECUTION时间限制住整体微处理机性能时可将DECODE1分配至FETCHCYCLEDECODE|FETCH|EXECUTION|DECODE|FETCH|EXECUTION|当FETCH时间过长(大于DECODE及EXECUTION时间)则可将DECODE1及DECODE2合并至EXECUTION CYCLE如图1，2所示，其中读取指令周期在于从记忆体读取可执行码，该可执行码主要提供解码周期时解码之依据。
指令解码周期在于接收读取指令周期所得的可执行码，将其分解成各项微控制讯号，这些微控制讯号提供接下来执行周期的各细项控制动作。
执行周期包含数据读取周期、数据运算周期、结果写出周期等，各周期动作基本上受解码周期所分解的各微控制讯号控制。
将上述各周期套入管线结构原理有各种方式，管线级数由2级制十数级不等，主要考虑在于效率与成本求得平衡。
请参阅图3，其为本发明实施例的间接定址的取代方法示意图，其中包含有虚拟地址区域10、间接地址区域20及实际寄存器30，而地址讯号(addr)则是由虚拟地址区域10进入，经过间接地址寄存器20与实际寄存器30的参考关系(ref)而由实际寄存器30将数据输出(date out)，当然前述的参考关系(ref)是通过一些检测、置换的线路所实现，该参考关系说明如下，请参阅图4，其为本发明实施例的结构示意图，当执行一指令时，指令码40送至虚拟地址检测线路50，用以发现指令是否使用间接定址法，而输出一指示讯号(ind)至间接地址寄存器80以决定是否使用间接地址暂存器，另一方面虚拟地址侦测线路50中的地址码addr接连至地址码置换线路60，而间接地址暂存器80的输出端亦接连至地址码置换线路60而可执行解码作用，以获得实际的地址。
本发明实施例的实现方式是采用虚拟地址，虚拟地址测线路50可简化如图5所示的多输入的或非门，图5为本发明实施例的虚拟地址检测线路的简意示意图，即是当地址码为时即获得指示讯号(ind)成为逻辑状态，藉以转换间接地址寄存器内的地址进而触发地址码置换线路，再经由其中的解码作用以取代虚拟地址而获得实际的地址。
再请参考本发明实施例图6所示，该间接地址寄存器可由D型触发器及与非门所组成。地址码置换线路可由非门及与非门所组成。
综上所述，本发明具有如下效果(1)指令编排上不需要区分直接定址指令及间接定址指令，只要实现直接定址指令即可，是以相同指令码数目在指令编码上可提供更多样的指令，而这些指令都提供直接定址及间接定址的功能，不因指令增多而缩减定址功能。
(2)指令上下区分直接定址指令及间接定址指令，在“指令解码”线路上远较习知的解码线路简单。
(3)在时序安排上本创作较习知解码线路合理且弹性较大。
(4)以虚拟地址OHH做为间接地址的判断方法，在于OOH码有易于辨认及易于取代的优点，无论是设计上及实体线路上皆能简化，且地址仅占记忆体启始地址，故对记忆体的完整性影响最小。
权利要求
1.一种数据处理的间接定址的取代方法，主要通过包括一虚拟地址检测电路、一间接地址寄存器、一地址码置换电路相互连接的电路；其间接定址的取代方法为将指令码传输至所述虚拟地址检测电路，其中产生一指示讯号至间接地址寄存器，另一方面将所述虚拟地址检测电路中的地址码接至该地址码置换电路；间接地址寄存器的输出亦传输至该地址码置换电路而获得一实际的地址；藉由设定间接地址寄存器再针对虚拟地址进行读写，则可对间接地址寄存器所指的实体寄存器进行读写工作。
2.根据权利要求1所述的间接定址的取代方法，其特征在于，采用OOH当作虚拟地址，所述虚拟地址检测电路为一具有多个输入端的或非门。
3.根据权利要求1所述的间接定址的取代方法，其特征在于，所述间接地址寄存器由D型触发器及与非门组成。
4.根据权利要求1所述的间接定址的取代方法，其特征在于，所述地址码置换电路由非门及与非门组成。
全文摘要
一种数据处理的间接定址的取代方法,主要是通过虚拟地址与间接地址寄存器连线而经由地址码的置换动作而可对于所指定的实际寄存器进行读写工作。其取代方法为:将指令码传输至所述虚拟地址检测电路,其中产生一指示讯号至间接地址寄存器,另一方面将所述虚拟地址检测电路中的地址码接至该地址码置换电路;间接地址寄存器的输出亦传输至该地址码置换电路而获得一实际的地址;藉由设定间接地址寄存器再针对虚拟地址进行读写,则可对间接地址寄存器所指的实体寄存器进行读写工作。
文档编号G06F12/10GK1170162SQ9610694
公开日1998年1月14日 申请日期1996年7月4日 优先权日1996年7月4日
发明者余国成 申请人:合泰半导体股份有限公司