半导体装置的制造方法
【专利说明】半导体装置
[0001]与相关申请的交叉引用
[0002]本申请基于并且要求提交于2013年11月7日的日本专利申请N0.2013-230883的优先权，通过引用将其公开完整结合在此。
技术领域
[0003]本发明涉及一种半导体装置，并且更具体地，例如涉及包括数据传输功能的半导体装置。
【背景技术】
[0004]Ohmsha有限公司于1984年11月30日出版的〃LSI Handbook"的第540-541页所描述的单片微型计算机由中央处理单元(CPU)以及其它功能块组成，所述其它功能块包括用于程序存储的只读存储器(R0M)，用于数据存储的随机访问存储器(RAM)，和用于数据或者信号的输入和输出的输入/输出电路，所有这些块被形成在单个半导体衬底上。所述单片微型计算机被用于控制装置。
[0005]在对上面所述的单片微型计算机的装置的控制中，可以响应诸如中断的事件执行数据传输。当中央处理单元(CPU)执行中断处理、异常处理、保存到堆栈/从堆栈恢复的操作时，需要执行恢复指令以便切换处理流程。然而，中央处理单元(CPU)的处理需要保存到堆栈/从堆栈恢复的处理。另外，在中央处理单元(CPU)的处理中，用于数据传输处理所需的处理中的诸如指令读取的操作的时间往往会增加。
[0006]鉴于上面所述的中央处理单元(CPU)的数据传输的问题，已经提出了一种提供数据传输装置的技术，所述数据传输装置是不同于微型计算机内的中央处理单元(CPU)的硬件。日本待审专利申请公开N0.l-125644(Hayashi)中公开的微型计算机中包括一种数据传输装置。该数据传输装置响应于来自大量外围处理设备(输入/输出电路)的请求，以较少的硬件实现数据传输。Hayashi中公开的微型计算机包括存储数据传输信息的存储设备(RAM)，所述数据传输信息包括传输源地址，其指示存储器内的存储将被传输的数据的位置。另外，所述微型计算机包括保持着数据传输所需的所有信息在存储设备(RAM)内的存储地址的向量表。所述数据传输装置包括用于在接收到数据传输启动请求之后参考所述向量表的装置，以及用于从所述向量表获得所述数据传输所需的信息的装置。hayashi主要教导了以较少的硬件执行数据传输，而未教导数据传输的具体细节。
[0007]日本待审专利申请公开N0.2000-194647 (Yamashita)公开了一种配置，其中在数据传输装置中提供算术运算单元。该算术运算单元对事先设置的数据和将被传输的数据执行比较和简单的算术运算。根据对数据的比较结果，该数据传输装置不执行预定数目的数据传输操作，而请求中央处理单元(CPU)执行处理。
[0008]日本待审专利申请公开N0.7-129537 (Mitsuishi)中公开的数据传输装置从存储数据传输所需的信息的存储设备执行读取，以便执行多个连续的数据传输操作。该技术还被称为链传输。根据该技术，数据传输装置能够根据数据传输的开始因子执行任意数目的数据传输操作，并且可被用于各种应用。另外，由于链操作，可以改进整个系统的灵活动。Mitsuishi公开的数据传输装置能够执行重复传输模式和数据块传输模式。
[0009]如上所述，该微型计算机包括执行数据传输的专用硬件(数据传输装置)。因此与中央处理单元(CPU)执行数据传输的情况相比，可以实现高速数据传输。另外，因为该数据传输装置执行数据传输，中央处理单元(CPU)中的处理频率减小。因为中断处理的频率减小，诸如转移/恢复的处理开销也减小。这使得微型计算机能够实现高效的处理。该数据传输装置具有小于中央处理单元(CPU)的逻辑尺寸。因此，当该数据传输装置执行数据传输时，与中央处理单元(CPU)执行数据传输的情况相比，可以抑制功耗。
[0010]近年来，在微型计算机中实现的功能的数目正在增加。随着功能数目的增加，应当响应于诸如中断的事件执行的数据传输操作的数目也增加了。另外，当可以在数据传输时执行其它伴随的操作时，可以进一步改进处理的效率。因此需要增强数据传输装置的功能，并且减小中央处理单元(CPU)的处理负载。关于数据传输装置的功能的增强的相关技术包括日本待审专利申请公开N0.6-318183 (Owaki等人)、日本待审专利申请公开N0.2012-155604 (Matsuzawa)、和日本待审专利申请公开 N0.2005-301665 (Azumaya)。
[0011]Owaki等人公开了一种DMA控制器,其使用控制信号确定从第一存储器输入的输入数据，根据该确定处理所述数据，并且然后将处理后的数据写入第二存储器。Matsuzawa公开了一种以系统存储器和数字照相机的大容量存储器之间的DMA传输执行传输数据的算术运算处理的数据传输控制设备。Azumaya公开了一种当以DMA方法从存储器传输数据时，执行传输数据的算术运算处理的数据处理装置。
【发明内容】
[0012]数据传输信息(例如，传输源地址，传输目的地地址，传输操作的数目)事先由CPU存储在存储设备(例如，RAM)内。因此不能根据数据传输的内容动态地改变数据传输信息(例如，传输源地址，传输目的地地址，传输操作的数目)。虽然Owaki等人、Matsuzawa和Azumaya中的每一个所公开的数据传输方法执行改变通过算术运算读出的数据的处理，以便将改变后的数据写入写目的地，但是其不改变数据传输信息本身。总之，Owaki等人、Matsuzawa和Azumaya中的每一个所公开的数据传输方法没有考虑动态地改变传输源地址、传输目的地地址和传输操作的数目。
[0013]因此，即使在，例如，对〃测量温度并且当温度达到预先确定的范围(温度)时，该情况被作为错误处理〃的简单轮询操作中，上述的数据传输装置也不能处理监视操作。总之，为了执行这种监视操作，每次都需要中央处理单元(CPU)的中断。在微型计算机中极频繁地执行这种监视操作。这给在数据传输之前和之后执行操作的中央处理单元(CPU)带来了很大的负担。
[0014]将从说明书和附图的描述中理解其它问题和新颖的特性。
[0015]根据一个实施例，一种数据传输装置读出传输信息集合，该传输信息集合包括指示对数据传输的控制的内容的传输模式信息，并且根据对传输模式信息的分析，改变以下项中的至少一个:传输源地址、传输目的地地址、传输操作的数目、用于下一个数据传输的传输信息集合。
[0016]根据该实施例，可以执行减小了中央处理单元(CPU)的处理负载的数据传输。
【附图说明】
[0017]从结合附图对某些实施例的以下描述中，将更加明了上面以及其它的方面、优点和特征，其中:
[0018]图1是示出了根据第一实施例的微型计算机I的配置的方框图；
[0019]图2是示出了根据第一实施例的中断控制器(INT)Il的配置的方框图；
[0020]图3是示出了根据第一实施例的数据传输控制器(DTC) 12的配置的方框图；
[0021]图4是示出了根据第一实施例，由数据传输控制器(DTC) 12管理的数据传输信息的图；
[0022]图5是根据第一实施例的数据传输控制器(DTC) 12的状态转移图；
[0023]图6是示出了根据第一实施例，微型计算机I的累积模式的操作的图；
[0024]图7是示出了根据第一实施例，微型计算机I的累积模式、地址装载模式和计数器装载模式中的操作的图；
[0025]图8是示出了根据第一实施例的微型计算机I的操作的流程图；
[0026]图9是示出了根据第一实施例，微型计算机I的切换模式中的操作的图；
[0027]图10是示出了根据第一实施例，微型计算机I的切换模式中的操作的图；
[0028]图11是示出了根据第一实施例，微型计算机I的测试传输模式中的操作的图；
[0029]图12是示出了根据第一实施例，微型计算机I的移位模式中的操作的图；
[0030]图13是示出了根据第一实施例，微型计算机I的移位模式中的操作的图；
[0031]图14是示出了根据第一实施例，算术运算单元(ALU) 28的配置的方框图；
[0032]图15是示出了根据第一实施例的微型计算机I的应用示例的方框图；
[0033]图16是示出了根据第一实施例的微型计算机I的命令分析示例的图；
[0034]图17是示出了根据第一实施例的微型计算机I的命令分析示例的图。
【具体实施方式】
[0035]以下，将参考附图描述根据一个实施例的接收器的配置和操作。为了描述的清楚起见，部分地省略和简化以下的描述和附图。在附图中，以相同的参考符号表示相同的组件，并且适当时将省略重复的描述。
[0036]图1是示出了根据该实施例的微型计算机的配置的方框图。微型计算机I包括中央处理单元(CPU) 10、中断控制器(INT) 11、数据传输控制器(DTC) 12、R0M(只读存储器)13、RAM(随机访问存储器)14、总线控制器(BSC) 15、计时器16、通信模块17、模拟模块18和输入/输出端口(1/0)19。
[0037]中央处理单元(CPU) 10是执行对微型计算机I的整个控制，并且从ROM 13读出指令以便执行该指令的处理单元。
[0038]中断控制器(INT) 11接收来自计时器16、通信模块17、模拟模块18等等的中断请求，以及从微型计算机I外部基于多个外部中断信号输入到I/o输入/输出端口 19的中断请求。根据接收到的中断请求，中断控制器(INT)Il向中央处理单元(CPU) 10或者数据传输控制器(DTC) 12输出中断或者数据传输请求。当中断开始或者结束时，中断控制器(INT)Il输出中断清除信号，中断清除信号是清除中断的信号。中断清除信号被根据中断信号或者中断因子标记(对应于计时器16、通信模块17、模拟模块18和输入/输出端口 19中的一个)输出到输出目的地。将参考图2描述中断控制器(INT) 11的详细配置。
[0039]数据传输控制器(DTC) 12根据中央处理单元(CPU) 10的设置处理执行数据传输。数据传输控制器(DTC) 12执行通常由中央处理单元(CPU) 10为了执行数据传输处理而执行的分析处理(后面描述的模式确定等等)。后面将参考图3描述数据传输控制器(DTC) 12的详细配置。
[0040]总线控制器(BSC) 15从中央处理单元(CPU) 10或者数据传输控制器(DTC) 12接收总线请求信号，以便仲裁微型计算机I中的总线。总线控制器(BSC) 15向处理单元输出给予使用许可的总线使用许可信号。因此，总线控制器(BSC) 15从或者向中央处理单元(CPU)1以及数据传输控制器(DTC) 12接收或者输出总线请求或者总线应答。进一步，总线控制器(BSC) 15从或者向被给予总线使用许可信号(总线应答)的中央处理单元(CPU) 10或者数据传输控制器(DTC) 12接收或者输出总线命令、等待、地址、数据等等。因此，总线控制器(BSC) 15为连接到内部总线的RAM 14或者其它功能块和模块实现从中央处理单元(CPU) 10或者数据传输控制器(DTC) 12读/写。
[0041]计时器16执行在微型计算机I内执行的一般计数处理。通信模块17由，例如，串行通信接口形成。模拟模块18是执行模数转换处理的模块，并且由，例如，A/D转换器或者D/A转换器形成。
[0042]接着参考图2，将描述中断控制器(INT)Il的详细配置。微型计算机I的中断因子包括内部中断和外部中断两种类型。中断因子标志寄存器33存储用于每一个中断因子(内部中断，外部中断)的中断标志。当计时器16、通信模块17和模拟模块18处于预定状态时，内部中断的中断因子标志被设置为I。当外部中断输入端子达到预定电平或者发生了预先确定的信号变化时，外部中断的中断因子被设置为I。每一个中断因子标志被以中央处理单元(CPU)1的预先确定的写操作清零。另外，当数据传输控制器(DTC) 12的数据传输结束时，每一个中断因子标志被清零。
[0043]中断使能电路34从中断因子标志寄存器33读出中断因子标志，以便将中断因子标志输出到中断/DTC确定电路35。另外，中断使能电路34从DTC使能寄存器(DTER) 37接收数据，以便将该数据输出到中断/DTC确定电路35。DTC使能寄存器(DTER) 37是可从中央处理单元(CPU) 10读或者写的寄存器，并且为每一个中断因子保持I位的值。在下面的描述中，用于这种中断因子的I个位也被称为DTE位。每一个DTE位是设置当发出中断请求时启动数据传输控制器(DTC) 12，还是允许中央处理单元(CPU) 10的中断的位。当用于DTC使能寄存器(DTER) 37内的中断因子的DTE位被设置为O时，发出针对中央处理单元(CPU) 10的中断请求。同时，当DTC使能寄存器(DTER) 37中的用于中断因子的DTE位被设置为I时，发出针对数据传输控制器(DTC) 12的启动请求。
[0044]当中断因子标志变成I时，中断/DTC确定电路35确定DTC使能寄存器(DTER) 37中的DTE位向优先级确定电路36输出针对中央处理单元(CPU)1的中断请求，或者针对数据传输控制器(DTC) 12的启动请求。针对中央处理单元(CPU) 10的中断请求和针对数据传输控制器(DTC) 12的启动请求被独立地输入优先级确定电路36。
[0045]优先级确定电路36被形成为能够参考中断屏蔽级别和优先级寄存器(未示出)。优先级确定电路36参考优先级寄存器或者中断屏蔽级别以便确定当存在多个中断请求(或者启动请求)时，每一个请求的优先级。优先级确定电路36为具有最高优先级的请求产生向量数。优先级确定电路36执行针对中央处理单元(CPU) 10的中断请求和针对数据传输控制器(DTC) 12的启动请求中的每一个的确定。优先级确定电路36向中央处理单元(CPU) 10输出CPU中断