32、64或128。在一些实施例中，信号线是至少 部分布置在电路板上的带状线或微带线。在一些实施例中，信号线至少部分地布置在SOC、 多芯片模块或一个或多个电缆中。为了本发明描述的目的，信令模块120在本文中被称为 发送模块202和接收模块204。为了清楚起见，发送模块202被示出为包括在发送中使用的 组件，而接收模块204被示出为包括在接收中使用的组件。然而，应当明白的是，在一些实 施例中，每个信令模块120将包括用于通过数据总线来发送和接收数据的组件。
[0027] 发送模块202包括一个或多个编码器206,其用于编码通过总线200发送的数据。 编码器206包括多个数字输入，其用于从电子组件（未示出）接收数字编码的数据。到编 码器的数字输入在图2中被称为"数据A"至"数据N"。编码器206的输出耦合到多个发送 器208,其每一个从编码器206接收信号并在其各自的信号线上发送相应的电压信号。编码 器206以使得串扰的负面影响被去除且信号质量被增强的方式对通过总线200发送的数据 进行编码。
[0028]接收模块204包括耦合到每个信号线的接收器210。每个接收器210接收由发送 模块202的各个发送器208发送的模拟信号，并向各自的解码器212提供输入信号。解码 器212解码通过数据总线200发送的数据并向接收电子组件（未示出）发送数字数据。接 收模块204的每个解码器212是与发送模块206的各个编码器206配对的。
[0029] 如图2中所示出的，每个编码器206可以控制数据总线200的四个信号线。然而， 在一些实施例中，每个编码器206可以控制多达数据总线200的信号线的总数的任何合适 数目的信号线。在一些实施例中，诸如在图2中所示出的，数据总线200在多个编码器/解 码器对之间被分开。在一些实施例中，发送模块包括单个编码器206且接收模块包括单个 解码器212。
[0030] 贯穿本说明书，可以参考用作解释本发明技术的参考点的节点。具体地，节点A指 发送模块202的发送器208的输出，节点B指接收模块204的接收器210的输入，且节点C指在接收模块204处解码器212的数字输出。
[0031] 如在下文进一步解释的，对单个编码器206的数据输入（例如，数据A到数据D) 进行编码，使得来自邻近信号线的串扰变成通过每一信号线发送的信号的一部分。
[0032] 在一些实施例中，编码器206使用编码矩阵来生成发送的线电压，以使在特定信 号线上驱动的线电压是到编码器206的所有数字输入的加权和。上述编码调整在每一信号 线上的电压波形，使得一旦解码，来自相邻线路的串扰就被去除。在一些实施例中，解码器 212使用解码矩阵来解码所接收的线电压，该解码矩阵是编码矩阵的转置矩阵或逆矩阵。
[0033] 图3是由编码器所使用的编码过程的图。具体地，图3是由四输入编码器（例如图 2的编码器206中的一个）使用的编码过程的数学表达。图2的图300示出了多个数据输 入，数据A至数据D，其与图2中示出的相同名字的四个数据输入相对应。图2中的图300 还示出了多个输出线电压，称为线路1电压和线路2电压。线路1电压代表在图2被称为 "线路1"的信号线上驱动的电压，而线路2电压代表在图2中被称为"线路2"的信号线上 驱动的电压。应当理解的是，四输入编码器还包括线路3电压和线路4电压（未示出）。
[0034] 如在图3中示出的，编码器可以包括加权逻辑和求和逻辑。数据A至数据D是在 编码器的输入处的二进制电压电平（例如，1和0)。对于每一线电压，编码器根据指定的加 权参数，Wij，302,对四个数据输入中的每一个（数据A至数据D)进行加权，然后由求和器 304将加权输入相加。每一求和器304的输出用于控制发送器以驱动相应的线电压。在对 输入数据编码之后，线电压中的每一个将与耦合到编码器的数据输入中的每一个的加权和 成比例。
[0035] 如在图3中所示出的，编码基于来自受害方和攻击方线路的输入数据信息的加权 和。为了本发明描述的目的，术语"攻击方线路"指的是串扰噪声的源，而术语"受害方线路" 指的是串扰噪声的接收器。构造编码矩阵，使得从攻击方到受害方线路耦合的噪声变成信 号的一部分，从而去除了串扰的负面属性。输入数据信息可以由输入二进制数据流（逻辑 1和〇)或其驱动前的电压值组成。权值Wij针对每一输入可能是唯一的并且其针对所考虑 的每一受害方线路可能是唯一的集合。下标i和j分别指示受害方线路编号和攻击方线路 编号。加权参数，WyO〗可以根据预先定义的加权方案来指定，下面联系图5和6进行进一 步解释，其每一个示出了组装成矩阵形式的加权参数。
[0036] 在图3中所示出的过程可以在任何合适的硬件中实现，包括逻辑电路、配置为执 行计算机可读指令的一个或多个处理器等。此外，尽管图3示出了四输入编码器的图，但是 相同的技术可以用于具有任何适当数量的数据输入的编码器中。
[0037] 图4是由解码器使用的解码过程的图。具体地，图4是由解码器212使用的解码 过程的数学表示，解码器212与图2和图3中的编码器206配对。图4中的图400示出了 多个线电压输入，线路1到线路4,其与图2中示出的同名的信号线对应。图4中的图400 还示出了多个数据输出，其被称为数据A和数据B。数据A和数据B输出表示在图2中示出 的同名的数据输出。应当理解的是，图4中的四输出解码器还包括数据C输出和数据D输 出（未示出）。
[0038] 如在图4中所示出的，解码器可以包括加权逻辑和求和逻辑。对于每个数据输出， 解码器根据指定的加权参数L402对通过数据总线接收的四个线电压中的的每一个进行 加权，然后，加权的线电压由求和器404相加。来自每个信号线的线电压与相应的加权项Iij相乘。下标i和j分别指示受害方线路编号和攻击方线路编号。每个求和器404的输出用 于生成相应的数字数据输出。在将线电压数据解码之后，数据输出中的每一个将正比于耦 合到解码器的线电压中的每一个的加权和。被称为数据A的解码器输出是代表在数据总线 的发送侧被输入到相应的编码器的数字信号，其在图2和图3中也被称为数据A。加权参 数，可以根据预定义的加权方案来指定I# 402,下面联系图7和8来进一步解释。
[0039] 在图4所示出的过程可以在任何合适的硬件中实现，包括逻辑电路、配置为执行 计算机可读指令的一个或多个处理器等。此外，尽管图4示出了四输出解码器的图，但是相 同的技术可以用于具有任何适当数量的数据输出的解码器中。
[0040] 图5是由N输入编码器使用的编码矩阵W，其中N对应于由编码器控制的信号线的 数量。编码矩阵是用于将由编码器接收的数字数据进行编码的加权参数的矩阵。编码矩阵 的大小将取决于由编码器控制的信号线的数量。可以指定加权参数，使得由编码器控制 的各个信号线之间的串扰将被减少，而仍能确保输入到编码器的数字数据可以由解码器复 现。
[0041] 权值可以是有符号的实数或整数并且其被选择使得串扰最小化，并且没有违反发 送器和接收器设备的电压限制。当以矩阵形式结合时，标准线性代数可以用于如在方程式 1中所示出的来对数据进行编码。
[0042] VA= (Vinput)T.WT 方程式i
[0043] 在方程式1中，乂4是列矢量，其列出了要发送到图2中的节点A处的互连上的编 码电压，WT是加权矩阵500的转置矩阵，且Vinput是包含要发送到总线上的二进制信息的输 入列矢量（到编码器的二进制输入）。电压1如方程式1所描述地被组合且被驱出到总线 200的物理信号线上。
[0044]加权参数可以被分配实数，复数，或整数，且被选择使得串扰最小化，并且不违反 发送器和接收器设备的电压限制。一旦数据被发送通过该信道，串扰就被有效地从信号中 去除并且可以恢复二进制数据。为了最小化串扰，可以根据特定的规则来指定加权参数。对 于具有N个信号线的信道，加权参数代表使得方程式2和3中表达的规则得到满足