总线型的中央处理器的制造方法
【技术领域】
[0001]本发明涉及中央处理器，尤其涉及一种总线型的中央处理器。
【背景技术】
[0002]随着电子芯片技术的高速发展，CPU(中央处理器)设计朝着高复杂度和高密度方向发展。在CPU设计难度增大的同时，CPU的高复杂度和高密度带来了其性能的可靠性和设计的可操作性等问题。其中，CPU的架构设计已成为影响其可靠性和可操作性的一个主导因素。传统的CPU设计技术已经难以满足现代发展的需要。
[0003]图1为传统CPU架构示意图。参照图1，传统的CPU架构主要包括控制器1、译码模块2、执行模块3、结果缓冲模块4和结果处理模块5。其中，控制器和这些模块之间采用点对点的连接方式。各个模块直接握手，信号采用点对点的方式，直接由一个模块传送到另一个模块。如图1所示，CPU中的控制器直接向这些模块发送信号，并接收从这些模块返回的信号。另外，各个模块之间的数据信号的流动方式也是点对点的方式。例如，译码模块2将从控制器接收到的信号进行译码后发送至执行模块3，执行模块3执行完信号的指令后，将执行结果发送至结果缓冲模块4，结果缓冲模块4再将信号发送至结果处理模块5。由于传统CPU架构中点对点的连接方式的限制，其信号传输也只能采用点对点的通信方式。包括地址信号、数据信号和控制信号在内的所有信号从一个模块发出，直接到达另一个接收模块。这种点对点的设计结构，CPU中直接与控制器连接的线路较多，不仅会导致CPU的体系架构变得复杂和凌乱，而且会导致数据传输的信号混乱。这会增加设计CPU架构的困难和时间成本。随着CPU规模的不断增加，这种影响愈加明显。特别对于百万门级或千万门级的CPU而言，按传统方式进行后端布线时会出现拥塞等问题。
【发明内容】
[0004]针对现有技术中存在的问题，根据本发明的一个方面，提供了一种总线型的中央处理器，包括控制器、至少一个功能模块、总线和总线控制单元，其中:所述总线连接所述控制器与所述功能模块；所述总线控制单元连接所述总线，根据所述控制器与所述功能模块交互的信息类型选择相应的总线用于所述信息的交互。
[0005]本发明的中央处理器没有在控制器上设置大量的用于点对点连接的线路，各种信号都可以按类在总线上传输，防止后端布线出现拥塞问题，使得中央处理器的体系架构变得简单、规整，信号传输时也会快速、有序。
[0006]在一些实施方式中，所述总线控制单元根据所述控制器和所述功能模块传输的地址信号和/或数据信号和/或控制信号的类型，相应选择地址总线和/或数据总线和/或控制总线。
[0007]不同的信号通过不同的总线进行发送和接收，使得地址信号、数据信号和控制信号在传输时不会混乱，提高了信号传输的速度和精度。
[0008]在一些实施方式中，所述控制器通过所述总线控制单元选择的总线与译码模块、执行模块、结果缓冲模块和结果处理模块交互信息。
[0009]在一些实施方式中，所述各个功能模块通过连接总线或者从总线上移除的方式加入CPU的总体架构中或从该架构中移除。
[0010]本实施方式中的各个功能模块可以自由在CPU中的增加或移除，不仅方便对CPU的设计修改和后续研发工作，而且设计出的CPU在物理构架上非常简单清晰，其加工和制作也非常方便、高效。
[0011]在一些实施方式中，所述总线的条数至少为3条，至少包括一条地址总线、一条数据总线和一条控制总线。
[0012]在一些实施方式中，所述总线采用TDMA(Time divis1n multiplex access，时分多址)的方式将地址总线、数据总线和控制总线合并成I条或者2条总线。其中，TDMA是在网络中应用于用一条线路传输多路数据，基于分时段应用线路的技术。
[0013]通过灵活的总线的设计方式，使得CPU的电路更加规整，扩大了其适应范围。
[0014]根据本发明的另一个方面，提供了一种总线型的中央处理器，包括控制器、多个功能模块和总线单元，其中，所述总线单元包括总线和总线控制单元，所述总线控制单元连接所述总线，根据所述控制器与各个功能模块交互的信息类型选择相应的总线用于所述信息的交互。
[0015]在一些实施方式中，所述总线单元还包括连接所述控制器和所述功能模块的接口模块和时序协调模块。
[0016]本实施例中，可以将总线和总线控制单元和接口模块和时序协调模块集成在总线单元内，这种模块化的集成设计方式，不仅在生产和使用时非常便利，而且使得高密度和高复杂度的CPU在设计时更加简单、规整。
[0017]本发明的中央处理器无需在控制器上设置大量的用于点对点连接的线路，各种信号都可以按类在总线上传输，防止后端布线出现拥塞问题，使得中央处理器的体系架构变得简单、规整，信号传输时也会快速、有序。
【附图说明】
[0018]图1为传统CPU架构示意图；
[0019]图2为本发明一实施方式的CPU架构示意图；
[0020]图3为本发明一实施方式的地址响应电路示意图；
[0021]图4为本发明一实施方式的寄存器组模块与三条数据总线通信的示意图；
[0022]图5为本发明另一实施方式的CPU架构示意图；
[0023]图6为本发明一实施方式的时序协调模块示意图。
【具体实施方式】
[0024]下面结合附图对本发明作进一步详细的说明。
[0025]图2为本发明一实施方式的CPU架构示意图。本发明提出一种全新的CPU架构设计模式。如图2所示，本发明CPU包括控制器1、功能模块2、总线3和总线控制单元4。其中，功能模块2包括译码模块21、执行模块22、结果缓冲模块23、结果处理模块24这四个功能模块。控制器I与各个功能模块2通过总线3连接。总线控制单元4连接所述总线3。
[0026]本发明通过在传统的CPU架构上增加总线3和总线控制单元4。总线控制单元4控制着总线3中信号的传输方式，起到了信号中转控制的中央枢纽作用。根据本实施例中总线型的CPU设计方式，可以将这多个功能模块视为多个IP Core (Intellectual Propertycore,知识产权核，以下简称IP核)。其中IP核是用硬件描述语言描述的具有特定功能的电路功能模块，这种电路功能模块可以被移植到不同的半导体工艺中进行集成电路芯片生产。
[0027]上述CPU的架构类似SoC (System On Chip系统级芯片)的模式，改变了传统CPU设计内部各个模块直接握手，信号直接由一个模块传送到另一个模块的设计方式，取代传统CPU内部的各个模块的各个功能模块。将本发明中的各个功能模块也可称之为“类IP模块”。
[0028]本实施方式中的各个功能模块可以在CPU中自由地增加或移除，不仅方便对CPU的设计修改和后续研发工作，而且设计出的CPU在物理构架非常简单清晰，其加工和制作也非常方便、高效。
[0029]本发明提出的是一种新的CPU架构，CPU内部各个功能模块2虽被称之为“类IP模块”，但与现有的IP模块不同，因此，以往的成熟总线技术不能完全适应本发明的需要。因此，本发明根据CPU内部各个功能模块2的功能特点，设计了一种符合本发明CPU设计要求的总线。
[0030]在一些实施方式中，所述总线的条数至少为3条，至少包括一条地址总线、一条数据总线和一条控制总线。在一些实施方式中，所述总线采用TDMA的方式将地址总线、数据总线和控制总线合并成I条或者2条总线。其中，TDMA是在网络中应用于用一条线路传输多路数据，基于分时段应用线路的技术。本实施例中，总线3采用了三总线结构，该结构有三条总线，分别为传输地址信号的地址总线，传输数据信号的数据总线，传输控制信号的控制总线。总线控制单元4根据地址信号、数据信号和控制信号的类型，分别选择相应的地址总线、数据总线和控制总线，将控制器I和四个功能模块中的信号进行分类、快速、有序的交互。由于IP核模块移植的便利性，本发明中每个“类IP模块”可以采取“搭积木”的方式加入CPU的总体架构中或从该架构中移除。
[0031]下面列举一实施例说明CPU的具体设计时需要关注的细节:
[0032]首先，设计CPU内部的各个功能模块(例如译码模块、执行模块、结果缓冲模块以及结果处理模块等)时，主要考虑其内部和外部的设计。
[0033]关于各功能模块的内部设计，根据各功能设计模块的逻辑架构，采用硬件描述语言对其功能进行描述，经过功能仿真验证其确定的功能。总线型CPU则采取类似于广播的方式通过总线控制单元进行有序的“呼叫”，而各个功能模块采取“响应”的方式来完成与(PU的通信。这就需要对地址识别的元件进行设计。所谓地址识别的元件，就是功能模块对地址总线的响应电路。
[0034]图3为本发明一实施方式的地址响应电路示意图。各个功能模块的地址在设计之初已经确定，并将这些地址固化在其硬件相应电路之中，该地址称为模块固化地址。如图3所示，在响应总线地址的时候，总线地址与模块固化地址经过比较电路进行比较，输出比较结果。如果这两个地址一致，则地址匹配正确，响应电路通知本功能模块执行相关的动作，否则不执行相关的动作。
[0035]以设计执行部件的地址识别的元件为例。当指令数据流到达执行部件，需要执行的时候，总线控制单元根据控制部件的控制发送数据地址。这个地址可以到达任何一个挂载在总线上的功能模块，但是只有相应地址识别的部件才会识别此地址，然后执行相应的操作。在电路层面上，地址识别的元件主要通过一个比较电路来实现。将总线上的地址与功能模块内部地址通过一个比较电路相比较。如果二者相匹配，则进行数据的传输工作，否贝IJ，相应的功能模块不响应。
[0036]总线型CPU和传统CPU的区别在于，传统CPU由控制部件直接对功能模块进行控制，包括地址传送和控制信号的传输，而总线型CPU通过总线来交换信息。关于各功能模块的外部设计，主要是针对模块的外部接口设计，这需要与总线型CPU设计相适应。具体来说，由于这些模块采用挂载在总