方式中，能够以同一逻辑的位不会连续多于5位的方式而输出位列。这并不是只在对8位位列进行转换时成立，而即使在使其连续并对8*2位、8*3位，…的位列进行转换时，同一逻辑的位也会在5位以下。即，在对随机数数据的列进行转换的控制数据CTL的位列中，无论取出哪个部分都能够将其同一逻辑的位设为最多5位。在图5中，虽然列举了随机数“00”与“FF”的转换例，但是在图5所示的示例之外，存在将随机数“00”转换为位列“1001110100”的情况，和将随机数“FF”转换为位列“1010110001”的情况。对于转换为哪种位列，是根据该上一次的转换结果而以相同逻辑的位不会连续的方式来被決定。另外，有关8bl0b方式被详细地记载于美国专利4486739中。
[0064]另外，代码转换的方法并不限定于上述方式。即，随机数产生部21产生η位(η为2<η的自然数)的随机数数据，代码转换部22只要以同一逻辑的位不会连续产生j位(j为2 < j < η的自然数)的方式而对随机数数据进行加工，从而生成m位(m为η < π!的自然数)的控制数据CTL即可。
[0065]通过使用此种代码转换，从而在控制数据CTL中的同一逻辑所连续的位数将成为与随机数数据的位数η相比而较少的位数j。即，与直接使用随机数数据的位列的情况相比，由于能够进一步减少同一逻辑所连续的位数，因此能够在降低命令与消耗电流之间的关联的同时并防止性能的降低。
[0066]3.对工作时机进行改变的方法的改变例
[0067]在以上的实施方式中，通过改变向CPU30供给的时钟信号CK_CPU的周期从而改变CPU30的工作时机，但是工作时机的改变方法并不限定于此。
[0068]图6表示在改变总线访问的时机的情况下的微型计算机的结构示例图。
[0069]微型计算机包括时钟供给部10、控制数据生成部20、CPU30、R0M40、RAM50，总线60、总线控制单元70、第一?第s外部设备PHl?PHs。另外，针对与上述过的结构要素相同的结构要素，标示相同的符号并适当地省略说明。
[0070]总线控制单元70为通过由数据总线或地址总线等构成的总线60而对通信进行控制的单元。通过该控制而能够进行CPU30与各个部分之间的数据传送和控制。在本结构例中，总线控制单元70使CPU30访问总线60时的访问时机发生变化。
[0071]具体而言，控制数据生成部20将上述的位列的控制数据CTL输出至总线控制单元70中。总线控制单元70在控制数据CTL为“O”时不改变访问时机并实施正常的控制，在控制数据CTL为“I”时将访问时机延迟。
[0072]例如，以CPU30执行指令时从RAM50(主存储装置)中读出数据为例。在该情况中，CPU30虽然通过总线60而访问RAM50，但是在控制数据CTL为“I”时，总线控制单元70使该访问时机延迟。例如，在接受来自CPU30的访问要求时，将到实际上访问RAM50为止的时间延迟。或者，通过暂时向CPU30反馈繁忙信号而实质性地对访问时机进行改变。
[0073]根据本实施方式，在通过总线60而执行访问RAM50或外部设备PHl?PHs的指令时，根据如上所述的方式，通过随机数而随机地改变访问时机。由此，由于随机地改变指令处理的时机，因此能够减少指令与消耗电流之间的关联。
[0074]4.时钟供给部，控制数据生成部
[0075]图7为表示时钟供给部10以及控制数据生成部20的详细的结构示例图。
[0076]时钟供给部10包括，时钟齿轮输出部170、时钟齿轮选择寄存器180、时钟生成部190。控制数据生成部20包括开关控制寄存器110、16位随机数产生部120、分频部130、第一 8bl0b转换部140、第二 8bl0b转换部150、选择器160。
[0077]在开关控制寄存器110中，控制数据生成的使能/失能信号被设定。在设定为使能时，控制数据生成部20生成随机的控制数据CTL，在设定为失能时，控制数据生成部20将“O”作为控制数据CTL并输出。
[0078]分频部130为对时钟信号CK_CPU进行40分频的计数器，在每40计数时将位移控制信号输出至16位随机数产生部120中。
[0079]16位随机数产生部120在接收到来自分频部130的位移控制信号时，对16位的随机数的数据进行更新。16位随机数产生部120由例如线形回归位移寄存器(LFSR:linearfeedback shift register:线形回归位移寄存器)而构成。
[0080]第一 8bl0b转换部140，以8bl0b方式对16位的随机数数据中的MSB(最高有效位)侧的8位第一随机数数据进行代码转换，并将其作为20位的转换数据中的MSB(最高有效位)侧的10位第一转换数据而输出。第二 8bl0b转换部150，以8bl0b方式对16位的随机数数据中的LSB (最低有效位)侧的8位第二随机数数据进行代码转换，并将其作为20位的转换数据中的LSB (最低有效位)侧的10位第二转换数据而输出。
[0081]选择器160根据分频部130的计数值而从LSB (最低有效位)侧对20位的转换数据逐位地进行选择，并将其作为控制数据CTL输出。分频部130的计数值为10进制的“O”?“39”，选择器160在每两个计数时选择I位。
[0082]在时钟齿轮选择寄存器180中，对时钟信号CK_SYS与时钟信号CK_CPU的频率比(齿轮比)进行选择的信号被设定。例如，设定值被设定为0、1、2、3时，频率比被设定为1/1、1/2、1/4、1/8。
[0083]时钟齿轮输出部170，在控制数据CTL为“O”(第二逻辑电平)时，将时钟齿轮选择寄存器180的设定值直接输出，在控制数据CTL为“I” (第一逻辑电平)时，将时钟齿轮选择寄存器180的设定值加I并输出。
[0084]时钟生成部190，根据对应于来自时钟齿轮输出部170的设定值的频率比而对时钟信号CK_SYS进行减速，并输出时钟信号CK_CPU。例如，在时钟齿轮选择寄存器180的设定值为O时，由于如果控制数据CTL为“O”则时钟齿轮输出部170会输出设定值0，因此时钟生成部190输出与时钟信号CK_SYS相同频率的时钟信号CK_CPU。另一方面，由于如果控制数据CTL为“I”则时钟齿轮输出部170将输出设定值0+1 = 1，因此时钟生成部190输出时钟信号CK_SYS的1/2的频率的时钟信号CK_CPU。
[0085]如以上的方式，通过由选择器160从20位的转换数据的中逐位地选择从而能够生成控制数据CTL。而且，控制数据CTL为“I” (第一逻辑电平)时会使时钟信号CK_CPU的周期增加，并能够随机地生成周期变化的时钟信号CK_CPU。
[0086]此外，虽然SblOb方式为对8位数据进行转换的方法，但是作为该输入而使用8位随机数的数据时，随机数的数量并没有限制。对于此点，通过产生16位的随机数的数据并以8bl0b方式分别对该MSB (最高有效位)侧的8位与LSB (最低有效位)侧的8位进行代码转换，从而能够确保随机数的数量并提高控制数据的随机性。
[0087]图8为表示上述的时钟供给部10以及控制数据生成部20的工作时序图。
[0088]如Al所示，分频部130根据时钟信号CK_CPU的上升而对计数值count40进行计数增加。如A2所示，分频部130在计数值count40为O时对位移控制信号shift_en进行激活(H电平)。如A3所示，16位随机数产生部120根据位移控制信号shift_en的下降而对随机数的数据LFSRout [15:0]进行更新。如A4所示，第一 8bl