异步随机静态存储器三模冗余控制器的制造方法

文档序号:8543590阅读:440来源:国知局
异步随机静态存储器三模冗余控制器的制造方法
【技术领域】
[0001] 本发明设及存储器抗福射容错技术领域,尤其设及一种异步随机静态存储器=模 冗余控制器。
【背景技术】
[0002] 异步静态随机存储器(StaticRandomAccessMemoir,W下简称异步SRAM)由于 具有集成度高、读写速度快、低功耗W及与互补金属氧化物半导体(ComplementaryMetal OxideSemicon化ctor,W下简称CMO巧工艺完全兼容等特点,被广泛应用于各类电子设备 中进行数据的存储。在空间应用领域,各个在轨航天器、卫星载荷等等电子学设备中同样 广泛使用异步SRAM来进行数据的存储。由于空间环境中有各种各样的粒子,例如质子、电 子、a粒子、重离子、y射线等等。该些粒子轰击到异步SRAM上将会发生多种单粒子效应 (S邸),包括位移损伤、总剂量效应等硬损伤,W及单粒子翻转(SEU)等软错误。异步SRAM 在长期大剂量福射环境下,尤其对单粒子翻转效应特别敏感,单粒子翻转效应将导致存储 内容发生'〇'、<1'之间突变,致使存储的数据出错。一旦数据出错,将导致系统功能素乱, 危及航天器的可靠性、功能和寿命。
[0003] 随着CMOS集成电路工艺的逐步微型化、器件的特征尺寸不断减小,发生单粒子翻 转的临界电荷阔值越来越低。另一方面,系统对SRAM存储器的容量需求越来越高,该种集 成度的提高进一步导致SRAM存储器发生单粒子翻转的概率越来越大。
[0004] 为了抵御单粒子效应,特别是单粒子翻转效应,目前往往从器件级和应用级来对 异步SRAM来进行加固。器件级是对器件设计和工艺本身进行耐福照加固,例如中国发明 专利抗福射SRAM单元(专利申请号201410223064. 8)中公开了一种针对福射加固设计的 SRAM单元,另外还可W采用抗福照能力更好的SOI(Silicon化Insulator,简称SOI)工 艺来生产SRAM存储器。但是该类方法都仅是改善抗福射的能力,并不能从根本上杜绝福 射引起的单粒子翻转效应。因此,从应用角度来对SRAM进行抗福射加固是必须的。在系 统应用中,一般采用S模冗余技术(Triplemo化larredundancy,TMR)或错误检测与纠 正编码技术巧rrordetectionandcorrection,EDAC)来实现。S模冗余技术是将同一 个数据备份=份,通过=取二多数表决输出正确数据,如果其中一份备份数据出错可W纠 正回来;EDAC技术则是对数据进行编码,增加校验位,然后通过解码算法验证数据的正确 性,根据算法的复杂度可W完成1位或多位纠错。该些方法往往需要占用系统软件的运行 时间。例如,中国发明专利一种面向SRAM的抗SEU错误积累的控制器及方法(专利申请 号201310648233. 8),中国发明专利空间计算机抗单粒子翻转的存储器纠检错与自动回写 方法(专利申请号200510041617. 9)。该样将会造成软件设计复杂化,浪费大量微处理器 的处理时间,增加不可靠因素。针对邸AC技术,国内外也开展了专用邸AC巧片的研制,例 如S698MSoC巧片中邸AC模块的设计与实现(黄琳,陈第虎,梁宝玉,等.中国集成电 路,2008, 112(9) : 50-54.)等。但是,EDAC编解码复杂,纠错能力比TMR弱,执行速度也受 限。因此,基于=模冗余的方式是最佳的。但是目前没有一种有效的方案可W在不增加系 统软件负担、不改变系统微处理器软件结构的基础上,对现有异步SRAM存储器进行=模冗 余控制而实现数据的容错处理。
[0005] 图1为上述现有技术中异步随机静态存储器的应用场景示意图。微处理器(单片 机、FPGA等)直接与SRAM连接,包括地址总线AcMr、数据总线化ta、片选信号CS(低电平有 效)、写使能信号WE(低电平有效)和读使能信号0E(低电平有效)。该些信号是异步SRAM 的标准接口,不同型号的异步SRAM的读写时序通常都是统一的,所不同的是数据总线化ta 和地址总线Ad化的位宽可能存在不同。
[0006] 图2和图3分别为上述现有技术中异步随机静态存储器的写操作/读操作的时序 示意图。在片选信号CS为低、读使能信号0E为高的情况下,写使能信号WE低电平期间将 数据化ta写入指定的地址Ad化中;在片选信号CS为低,写使能信号肥为高的情况下,读 使能信号0E低电平期间,指定地址Ad化中的数据化ta将输出。

【发明内容】

[0007] 在下文中给出关于本发明的简要概述,W便提供关于本发明的某些方面的基本理 解。应当理解,该个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关 键或重要部分,也不是意图限定本发明的范围。其目的仅仅是W简化的形式给出某些概念, W此作为稍后论述的更详细描述的前序。
[0008] 本发明提供一种不占用系统软件运行时间且不改变微处理器软件结构即可实现 SRAM=模冗余备份、多数表决及纠正功能的异步随机静态存储器=模冗余控制器。
[0009] 本发明提供一种异步随机静态存储器=模冗余控制器,包括:
[0010] 地址信号处理单元,分别连接微处理器和随机静态存储器的地址信号引脚,用于 接收并处理所述微处理器输出的第一地址信号,向所述随机静态存储器输出包含写操作地 址、读操作地址或纠错操作地址的第二地址信号;
[0011] 写信号处理单元,分别连接所述微处理器和所述随机静态存储器的写信号引脚, 并与所述地址信号处理单元连接,用于接收并处理所述微处理器输出的第一写信号,向所 述随机静态存储器输出第二写信号,向所述地址信号处理单元输出用于选通所述写操作地 址的选通信号;
[0012] 读信号处理单元,分别连接所述微处理器和所述随机静态存储器的读信号引脚, 并与所述地址信号处理单元连接,用于接收并处理所述微处理器输出的第一读信号,向所 述随机静态存储器输出第二读信号,向所述地址信号处理单元输出用于选通所述读操作地 址的选通信号;
[0013] =模冗余纠错单元,分别连接所述微处理器的数据信号引脚、错误状态信号引脚 和所述随机静态存储器的数据信号引脚,并分别与所述读信号处理单元、所述写信号处理 单元和所述地址信号处理单元连接,用于对输入的=份备份数据进行=模冗余比较,向所 述微处理器输出错误状态信号和比较结果数据,对所述随机静态存储器存储的备份数据进 行纠错。
[0014] 本发明提供的异步随机静态存储器=模冗余控制器设置在系统微处理器和异步 随机静态存储器之间作为桥梁,将微处理器对异步随机静态存储器的写/读操作自动转换 为=模冗余和=取二多数表决操作时序,实现=模冗余容错的自动处理,从而取代了在系 统软件中处理=模冗余,减轻了系统软件的负担,同时无需改变系统微处理器软件结构,降 低了系统软件设计的复杂性的同时保障了可靠性。综上所述,本发明异步随机静态存储器 =模冗余控制器具有结构简单、兼容性强、适用范围广、可靠度高等优点。
【附图说明】
[0015] 参照下面结合附图对本发明实施例的说明,会更加容易地理解本发明的W上和其 它目的、特点和优点。附图中的部件只是为了示出本发明的原理。在附图中,相同的或类似 的技术特征或部件将采用相同或类似的附图标记来表示。
[0016] 图1为现有技术中异步随机静态存储器的应用场景示意图。
[0017] 图2为现有技术中异步随机静态存储器的写操作时序示意图。
[0018] 图3为现有技术中异步随机静态存储器的读操作时序示意图。
[0019] 图4为本发明异步随机静态存储器=模冗余控制器的应用场景示意图。
[0020] 图5为本发明异步随机静态存储器=模冗余控制器的引脚结构示意图。
[0021] 图6为本发明异步随机静态存储器=模冗余控制器的内部结构示意图。
[0022] 图7为本发明异步随机静态存储器=模冗余控制器的写信号延时模块的结构示 意图。
[0023] 图8为本发明异步随机静态存储器=模冗余控制器的写信号延时模块的时序示 意图。
[0024] 图9为本发明异步随机静态存储器=模冗余控制器的写时序模块的结构示意图。
[0025] 图10为本发明异步随机静态存储器=模冗余控制器的写时序模块的时序示意 图。
[0026] 图11为本发明异步随机静态存储器=模冗余控制器的读信号延时模块的结构示 意图。
[0027] 图12为本发明异步随机静态存储器=模冗余控制器的读信号延时模块的时序示 意图。
[0028] 图13为本发明异步随机静态存储器=模冗余控制器的读时序模块的结构示意 图。
[0029] 图14为本发明异步随机静态存储器=模冗余控制器的读时序模块的时序示意 图。
[0030] 图15为本发明异步随机静态存储器=模冗余控制器的地址计算模块的结构示意 图。
[0031] 图16为本发明异步随机静态存储器=模冗余控制器的地址计算模块的时序示意 图。
[0032] 图17为本发明异步随机静态存储器S模冗余控制器的写地址模块的结构示意 图。
[0033] 图18为本发明异步随机静态存储器S模冗余控制器的写地址模块的时序示意 图。
[0034] 图19为本发明异步随机静态存储器=模冗余控制器的读地址模块的结构示意 图。
[0035] 图20为本发明异步随机静态存储器=模冗余控制器的读地址模块的时序示意 图。
[0036] 图21为本发明异步随机静态存储器=模冗余控制器对异步随机静态存储器地址 空间划分的原理示意图。
[0037] 图22为本发明异步随机静态存储器=模冗余控制器的纠错地址模块的结构示意 图。
[0038] 图23为本发明异步随机静态存储器=模冗余控制器的纠错地址模块第二个备份 数据出错时的时序示意图。
[0039] 图24为本发明异步随机静态存储器=模冗余控制器的多数表决模块的结构示意 图。
[0040] 图25为本发明异步随机静态存储器=模冗余控制器的多数表决模块无错误数据 时的时序不意图。
[0041] 图26为本发明异步随机静态存储器=模冗余控制器的多数表决模块有一个错误 数据时的时序示意图。
[0042] 图27为本发明异步随机静态存储器=模冗余控制器的多数表决模块=个数据各 不相同时的时序示意图。
[0043] 图28为本发明异步随机静态存储器=模冗余控制器的纠错时序模块的结构示意 图。
[0044] 图29为本发明异步随机静态存储器=模冗余控制器的纠错时序模块的时序示意 图。
[0045] 图30为本发明异步随机静态存储器=模冗余控制器的写操作时序示意图。
[0046] 图31为本发明异步随机静态存储器=模冗余控制器的无错误数据时的读操作时 序不意图。
[0047] 图32为本发明异步随机静态存储器=模冗余控制器的有一个错误数据时的读操 作时序示意图。
[0048] 图33为本发明异步随机静态存储器=模冗余控制器的=个数据各不相同时的读 操作时序示意图。
[0049] 图34为本发明异步随机静态存储器=模冗余控制器的写操作的内部信号时序示 意图。
[0050] 图35为本发明异步随机静态存储器=模冗余控制器的读操作无错误数据时的内 部信号时序示意图。
[0051] 图36为本发明异步随机静态存储器=模冗余控制器的读操作有一个错误数据时 的内部信号时序示意图。
[0052] 图37为本发明异步随机静态存储器=模冗余控制器的读操作=个数据各不相同 时的内部信号时序示意图。
[0053] 图38为本发明异步随机静态存储器=模冗余控制器的写操作的仿真波形图。
[0054] 图39为本发明异步随机静态存储器=模冗余控制器的读操作无错误数据时的仿 真波形图。
[00巧]图40为本发明异步随机静态存储器=模冗余控制器的读操作第一个数据出错时 的仿真波形图。
[0056]图41为本发明异步随机静态存储器=模冗余控制器的读操作第二个数据出错时 的仿真波形图。
[0057]图42为本发明异步随机静态存储器=模冗余控制器的读操作第=个数据出错时 的仿真波形图。
[0058] 图43为本发明异步随机静态存储器=模冗余控制器的读操作=个数据各不相同 时的仿真波形图。
[005引 附图标记说明:
[0060
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