一种数据中心的高速并行处理架构的制作方法
【技术领域】
[0001]本发明涉及数据处理领域，尤其涉及一种数据中心的高速并行处理架构。
【背景技术】
[0002]随着信息技术高速，2014年起，“能源互联网”一词席卷能源圈，物联网、大数据、智能化等技术已逐渐应用于传统的能源行业，利用互联网“开放化、实时化、数据化、规模化”的四大优势，应用大数据、云计算等互联网技术搭建节能监测和能源管理平台，实现智能化动态调配能源生产、传输和消费，达到提高效率、节能减排等作用，已经成为大势所趋。目前，节能监测和能源管理平台通常采用三层架构，最底层为计量仪表、传感器或执行装置；第二次层为各类网关，实现了集中采集、协议转换、数据传输与控制指令下达等功能第三层为数据中心，实现各类数据集中管理，基于云计算、大数据为基础，提供数据统计分析、节能诊断及节能控制优化等功能。
[0003]底层的数据采集与传输控制等技术已经较为成熟，基本上已经实现了标准化、产业化，但利于云计算、物联网等先进IT技术来实现能源大数据及智慧能源管理，在我国还处于起步阶段。对于数据中心基础设施建设上来说主要存在以下几个技术难点:
[0004]1、海量数据的处理带来的计算能力的需求。
[0005]2、节能控制对计算速度与实时性的要求。
[0006]3、满足节能控制需求多样性的要求。
[0007]传统情况下，数据中心采用PC平台服务器堆叠来实现运算能力的扩充，但PC平台服务器群集应用在控制优化时存在实时性差、运算调度能力差的不足，同时还有运行能耗尚、成本尚等缺点。
【发明内容】
[0008]本发明提供一种数据中心的高速并行处理架构，解决现有技术中振动数据采集存在非连续性，导致重要信息丢失的技术问题。
[0009]本发明的目的是通过以下技术方案实现的:
[0010]一种数据中心的高速并行处理架构，包括多块处理单板，一块处理单板包括:至少两个收发器、至少一个FPGA可编程逻辑芯片和至少两个处理器CPU，CPU通过CPU高速串行接口与所述FPGA芯片连接，所述FPGA芯片内部设有多个高速串行收发器核和对应的多个协处理器MCU ;所述FPGA内嵌多个与各协处理器MCU相对应的嵌入式存储器；所述嵌入式存储器配置为可以读写操作的双端口模式。
[0011]本发明实施例提供的一种数据中心的高速并行处理架构，实现了嵌入式CPU+FPGA架构，实现高速并行的硬件算法，极大的提高基本计算单元的处理能力，降低了系统调度延迟。
【附图说明】
[0012]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可根据这些附图获得其他的附图。
[0013]图1为本发明实施例的一种数据中心的高速并行处理架构的结构示意图。
【具体实施方式】
[0014]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0015]如图1所示，为本发明实施例提供的一种数据中心的高速并行处理架构的结构示意图，包括多块处理单板，一块处理单板包括:至少两个收发器、至少一个FPGA可编程逻辑芯片和至少两个处理器CPU，CPU通过CPU高速串行接口与所述FPGA芯片连接，所述FPGA芯片内部设有多个高速串行收发器核和对应的多个协处理器MCU ;所述FPGA内嵌多个与各协处理器MCU相对应的嵌入式存储器；所述嵌入式存储器配置为可以读写操作的双端口模式。
[0016]其中，采用多个嵌入式CPU作为处理单元，能够有效的降低CPU的功耗和成本，同时嵌入式CPU系统的可靠性也远远高于PC计算机架构。该架构的优势在于功耗低，同时配套采用超小型的嵌入式操作系统，资源浪费较小，应用系统的实际获得性能比例非常高。采用多基本计算单元实现多CPU并行运算模式成为其实现最佳方式。多基本计算单元模式另外一个优点还在于系统的有效带宽提升很大。本发明采用大规模FPGA硬件来实现高速硬件算法，这使得其处理能力远远高于传统的PC处理器。大规模FPGA利用内部大量逻辑单元，通过配置组合成需要的电路，从而实现了算法的硬件处理模式，这极大的提升了节能诊断与能效优化算法的效率。嵌入式CPU以及其配套的嵌入式操作系统，均支持动态加载和升级应用软件，FPGA硬件也可以在线更新应用设计，使整个系统具备良好的可编程能力，能够灵活的适应客户需求的变化。采用嵌入式CPU+FPGA的组合架构，有助于建设更符合客户需求的架构，例如:CPU可以充分发挥其灵活性的能力，在智能化处理、人机界面、用户配置等方面完善处理。而FPGA则可以发挥其硬件响应速度快、处理能力强的优点，完成系统中的算法等重要部分。
[0017]其中，所述FPGA芯片内由相对应的高速串行收发器核、协处理器MCU和嵌入式存储器依次连接组成的多路串行通道，各通道互相独立。
[0018]所述多个CPU之间通过高速串行接口连接，所述多个CPU通过标准高速光纤与外部的处理单板上的CPU实现互连。
[0019]其中，为了保证堆叠效率，本发明采用独立光纤网络，作为堆叠通讯调度的专用通道，使得系统具有高度的系统规模可伸缩性。独立的调度通道，可以使系统数据通讯通道不受到调度干扰，同时，提升了整体通讯带宽。
[0020]所述高速串行接口为Rapid 1接口。
[0021]其中，针对PC计算机群集系统的调度延迟高、调度效率低的问题，本发明特别增加高速串行接口来实现板间调度通道，其调度延迟约为PC计算机的1/100，有效的提升了系统的调度效率和堆叠能力。
[0022]所述标准高速光纤为1000BASE-FX接口。
[0023]其中，本发明采用目前使用非常广泛1000BASE-FX接口，其通讯速度可达IGbps，同时采用光纤接口，能够有效的降低干扰，提高通讯可靠性。
[0024]本发明实施例基于ARP (Advanced RAID Processor)系统平台技术构建，ARP系统平台是以大规模可编程器件FPGA构成的专用硬件计算单元提供超高单机运算能力，通过并行式运算架构来堆叠专用计算单元，构成体积小、运算能力超强的处理系统，用于完成高速、高并发处理的处理系统。
[0025]基于CPU运行的操作系统，在充分发挥FPGA并行处理能力的同时，CPU上运行节能诊断与能效优化计算任务调度管理软件，实现数据中心计算任务分发、计算资源分配调度、计算单元管理等功能。实现能耗数据动态建模、仿真模拟、在线编程等功能。
[0026]以上对本发明进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
【主权项】
1.一种数据中心的高速并行处理架构，包括多块处理单板，其特征在于，一块处理单板包括:至少两个收发器、至少一个FPGA可编程逻辑芯片和至少两个处理器CPU，CPU通过CPU高速串行接口与所述FPGA芯片连接，所述FPGA芯片内部设有多个高速串行收发器核和对应的多个协处理器MCU ;所述FPGA内嵌多个与各协处理器MCU相对应的嵌入式存储器；所述嵌入式存储器配置为可以读写操作的双端口模式。2.根据权利要求1所述的数据中心的高速并行处理架构，其特征在于，所述FPGA芯片内由相对应的高速串行收发器核、协处理器MCU和嵌入式存储器依次连接组成的多路串行通道，各通道互相独立。3.根据权利要求1所述的数据中心的高速并行处理架构，其特征在于，所述多个CPU之间通过高速串行接口连接，所述多个CPU通过标准高速光纤与外部的处理单板上的CPU实现互连。4.根据权利要求1所述的数据中心的高速并行处理架构，其特征在于，所述高速串行接口为 Rapid 1 接口。5.根据权利要求1所述的数据中心的高速并行处理架构，其特征在于，所述标准高速光纤为 1000BASE-FX 接 口。
【专利摘要】本发明涉及数据处理领域，公开了一种数据中心的高速并行处理架构，包括多块处理单板，其特征在于，一块处理单板包括：至少两个收发器、至少一个FPGA可编程逻辑芯片和至少两个处理器CPU，CPU通过CPU高速串行接口与所述FPGA芯片连接，所述FPGA芯片内部设有多个高速串行收发器核和对应的多个协处理器MCU；所述FPGA内嵌多个与各协处理器MCU相对应的嵌入式存储器；所述嵌入式存储器配置为可以读写操作的双端口模式。本发明实现了嵌入式CPU+FPGA架构，实现高速并行的硬件算法，极大的提高基本计算单元的处理能力，降低了系统调度延迟。
【IPC分类】G06F15/173, G06F15/163
【公开号】CN105045761
【申请号】CN201510526525
【发明人】林雪山
【申请人】福建恒天晨光节能服务有限公司
【公开日】2015年11月11日
【申请日】2015年8月26日