，确保时钟选择信号(clk_sel)与各个时钟输入信号(clk_in0、clk_inl、clk_in2、clk_in3)同步，得到经同步的多组的时钟输入信号(clk_in0、clk_inl、clk_in2、clk_in3)和时钟选择信号(clk_sel) ο
[0039]根据时钟同步单元14的个数配置相应个数的时钟门控单元15，时钟门控单元15
与时钟同步单元14--对应连接，多个时钟门控单元15与多个时钟门控--对应，根据时钟门控单元15的选择结果可以控制对应的时钟门控实现。
[0040]时钟门控单元15的输入端接收来自相应时钟同步单元14输出的经同步的多组的时钟选择信号和时钟输入信号，然后根据该多组的时钟选择信号和时钟输入信号作出选择，选择出对应的多个时钟门控的状态值，如选择出开启或关闭，何时开启或何时关闭等状态值，以供控制相应的时钟门控实现。
[0041]时钟合并单元16与多个时钟门控单元15连接，时钟合并单元16的输入端接收来自多个时钟门控单元15的多个时钟门控的状态值，然后将多个时钟门控的状态值进行合并，整合得到一个被选择的时钟输出信号(clk_out)，作为最终选择输出。
[0042]最后再由与时钟合并单元16连接的时钟输出单元17输出该被选择的时钟输出信号(clk_out)，实现数字域时钟选择。
[0043]作为本发明的较佳实施方式，时钟合并单元16的输出端进一步与反馈时钟采样单元11连接，用于将被选择的时钟输出信号(clk_out)反馈至反馈时钟采样单元11，使该时钟输出信号(clk_out)与原始输入的时钟选择信号进行反馈处理，并使该时钟输出信号(clk_out)作为新的时钟选择信号被反馈时钟采样单元11所采集，使本发明的数字域时钟选择装置具备对称性，更好地任意切换时钟。
[0044]结合图3所示，本发明的数字域时钟选择的实现方法具体如下:
[0045]SOOl:输入一时钟选择信号和多个时钟输入信号；
[0046]S002:将输入的多个时钟输入信号分别与时钟选择信号进行同步，得到经同步的多组的时钟选择信号和时钟输入信号；
[0047]S003:根据多组的时钟选择信号和时钟输入信号选择对应的多个时钟门控的状态值；
[0048]S004:将选择的多个时钟门控的状态值进行合并，得到时钟输出信号；
[0049]S005:输出时钟输出信号。
[0050]其中，时钟选择信号为二进制代码，时钟输入信号为脉冲信号，在输入时钟选择信号后，对输入的时钟选择信号预先进行译码，其中，对时钟选择信号进行译码包括:将二进制代码转换为脉冲信号，得到以脉冲信号表示的时钟选择信号，然后将译码后的时钟选择信号与时钟输入信号进行同步。
[0051]进一步地，采用三次同步的方式对时钟选择信号与时钟输入信号进行同步，以更好地减少亚稳态几率，避免毛刺。
[0052]最后，在得到时钟输出信号后，将该时钟输出信号与输入的时钟选择信号进行反馈处理，并将该时钟输出信号作为新的时钟选择信号被采集，使本发明的数字域时钟选择的实现方法具备对称性，更好地任意切换时钟。
[0053]本发明的数字域时钟选择装置及实现方法利用时钟同步单元对采集的时钟输入信号和时钟选择信号进行同步，根据同步后的时钟输入信号和时钟选择信号选择相应的时钟门控的状态值，经过逻辑运算，得到被选择的时钟输出。
[0054]经过上述过程，按照配置得到的时钟输出信号，可以是任何一个时钟输入信号，可以从一个或者多个时钟输入信号中产生稳定无毛刺的时钟输出信号，输入的多个时钟输入信号中可以停掉其中部分时钟，时钟输出信号不会受到影响，选择切换没有死锁的危险。可以实现二选一，也可以实现多选一的时钟输出，且被选择的时钟输出安全无毛刺，全部使用数字电路标准库，易于实现，比传统电路实现更省功耗，面积也更小。
[0055]以上结合附图及实施例对本发明进行了详细说明，本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。
【主权项】
1.一种数字域时钟选择装置，其特征在于，包括: 一反馈时钟采样单元，用于采集时钟选择信号； 多个时钟输入单元，用于获得多个时钟输入信号； 多个时钟同步单元，与多个所述时钟输入单元对应连接，且多个所述时钟同步单元与所述反馈时钟采样单元连接，用于将多个所述时钟输入信号分别与采集到的所述时钟选择信号进行同步，输出经同步的多组的时钟选择信号和时钟输入信号； 与多个时钟门控对应的多个时钟门控单元，与多个所述时钟同步单元对应连接，用于根据多组的时钟选择信号和时钟输入信号选择对应的多个所述时钟门控的状态值； 一时钟合并单元，与多个所述时钟门控单元连接，用于将多个所述时钟门控单元选择的时钟门控的状态值进行合并，得到时钟输出信号；以及 一时钟输出单元，与所述时钟合并单元连接，用于输出所述时钟输出信号。2.如权利要求1所述的数字域时钟选择装置，其特征在于:还包括一译码单元，所述译码单元的输入端与所述反馈时钟采样单元连接，所述译码单元的输出端与多个所述时钟同步单元连接，用于对所述反馈时钟采样单元采集到的所述时钟选择信号进行译码，并将译码后的时钟选择信号输出至多个所述时钟同步单元。3.如权利要求2所述的数字域时钟选择装置，其特征在于:所述时钟选择信号为二进制代码，所述时钟输入信号为脉冲信号，所述译码单元为将二进制代码转换为脉冲信号的译码器。4.如权利要求2所述的数字域时钟选择装置，其特征在于:所述时钟同步单元包括串联的三组同步电路，每组所述同步电路包括串联的与门和寄存器。5.如权利要求1所述的数字域时钟选择装置，其特征在于:所述时钟合并单元的输出端与所述反馈时钟采样单元连接，用于将所述时钟输出信号反馈至所述反馈时钟采样单J L ο6.一种数字域时钟选择的实现方法，其特征在于，包括: 输入一时钟选择信号和多个时钟输入信号； 将输入的多个所述时钟输入信号分别与所述时钟选择信号进行同步，得到经同步的多组的时钟选择信号和时钟输入信号； 根据多组的时钟选择信号和时钟输入信号选择对应的多个时钟门控的状态值； 将选择的多个所述时钟门控的状态值进行合并，得到时钟输出信号；以及 输出所述时钟输出信号。7.如权利要求6所述的数字域时钟选择的实现方法，其特征在于:预先对输入的时钟选择信号进行译码，将译码后的时钟选择信号与多个时钟输入信号分别进行同步。8.如权利要求7所述的数字域时钟选择的实现方法，其特征在于，所述时钟选择信号为二进制代码，所述时钟输入信号为脉冲信号，对所述时钟选择信号进行译码包括:将二进制代码转换为脉冲信号。9.如权利要求7所述的数字域时钟选择的实现方法，其特征在于:采用三次同步的方式将输入的多个所述时钟输入信号分别与所述时钟选择信号进行同步。10.如权利要求6所述的数字域时钟选择的实现方法，其特征在于，还包括:将所述时钟输出信号与输入的所述时钟选择信号进行反馈处理。
【专利摘要】本发明公开了一种数字域时钟选择装置及实现方法，装置包括：一反馈时钟采样单元，用于采集时钟选择信号；多个时钟输入单元，用于获得多个时钟输入信号；多个时钟同步单元，与多个时钟输入单元对应连接，多个时钟同步单元与反馈时钟采样单元连接；与多个时钟门控对应的多个时钟门控单元，与多个时钟同步单元对应连接；一时钟合并单元，与多个时钟门控单元连接；一时钟输出单元，与时钟合并单元连接。本发明利用时钟同步单元对采集的时钟输入信号和时钟选择信号进行同步，根据同步后的时钟输入信号和时钟选择信号选择相应的时钟门控的状态值，经过逻辑运算，得到被选择的时钟输出。
【IPC分类】G06F1/12, G06F1/06
【公开号】CN105138069
【申请号】CN201510695264
【发明人】倪俊达, 李林
【申请人】上海华力创通半导体有限公司
【公开日】2015年12月9日
【申请日】2015年10月23日