数据存取装置、方法及磁共振设备的制造方法
【技术领域】
[0001 ] 本发明涉及存储器读取操作，尤其涉及一种数据存取装置、方法及磁共振设备。
【背景技术】
[0002]随着电子产品性能要求的提高，DDR存储器(Double Data Rate，双倍速率同步动态随机存储器)以其传输速度快和存储容量大的优势，在越来越多的产品中得到广泛的应用。为了防止数据丢失，DDR存储器每隔一定的时间需要进行刷新，这样会导致DDR存储器的数据读写操作的时间周期不固定，也即数据传输的延时是随机的、不确定的。
[0003]在控制复杂的应用场合中，DDR存储器不确定的数据传输延时会导致严重的问题。例如，在使用DDR存储器进行数据缓存时，可以将某一数据存入第3行第2列的地址中，然而，当需要读出该数据时，由于DDR存储器的地址线只对行进行寻址，在读请求发出后，DDR存储器经过若干个工作周期将第3行地址的数据返回，返回的数据中包括第3行内所有列地址的数据。由于DDR存储器的读操作的延时是不固定的，不能通过延时读地址的方法来标识读出数据的列地址，导致列地址无法标识，就无法从读出数据中解析出期望读出的列地址的数据。
[0004]现有技术中解决上述问题的方法主要有以下几种:
[0005]1、只对行地址进行寻址，也即将数据顺序写入，顺序读出，因此规避了不确定延时带来的问题，但这种方式将数据的读写严格限制为顺序写入、顺序读出，在复杂的控制场合并不适用；
[0006]2、将列地址随数据一起写入DDR存储器中，读取数据时，将数据和列地址同时解析出来，但这种方法会占用额外的DDR存储空间，造成资源的浪费，而且DDR的数据接口一般是固定的，例如64bit或32bit，若将其中的若干位用于列地址标识，会使外围数据的控制变得较为复杂；
[0007]3、将每一列数据的地址线分离开以进行单独控制，但这种方式使DDR存储器的控制方式变得较为复杂，而且会导致数据接口宽度变窄，无法灵活适用于各种应用场合，尤其是在采用FPGA实现DDR存储器的控制时。
【发明内容】
[0008]本发明要解决的技术问题是提供一种数据存取装置、方法及磁共振设备，能够解决存储器的操作延时不确定导致的列地址无法标识的问题。
[0009]为解决上述技术问题，本发明提供了一种数据存取装置，包括:
[0010]存储模块，适于存储数据，响应于接收到的读取目标数据的读命令，根据所述目标数据的行地址输出行数据和反馈信号；
[0011 ] 缓存模块，响应于接收到的所述读命令，对所述目标数据的列地址信息进行缓存，并响应于所述反馈信号，将缓存的所述列地址信息输出；
[0012]解析模块，适于接收该行数据和所述缓存模块输出的列地址信息，并根据所述列地址信息将所述目标数据从该行数据中解析出来。
[0013]根据本发明的一个实施例，所述行数据包含所述目标数据的行地址指示的行中的全部数据。
[0014]根据本发明的一个实施例，所述存储模块为数据传输延时不确定的存储模块。
[0015]根据本发明的一个实施例，所述存储模块为DDR存储器。
[0016]根据本发明的一个实施例，所述存储模块为数据传输延时不确定的存储模块。
[0017]根据本发明的一个实施例，所述缓存模块包括FIFO存储器。
[0018]根据本发明的一个实施例，所述存储模块中写入的数据为多通道核磁共振谱仪的功能数据，所述行地址用于区别不同的通道，所述列地址信息用于区别每一通道内不同的功能数据。
[0019]根据本发明的一个实施例，所述装置还包括:选择器，所述多通道核磁共振谱仪的各个通道的功能数据通过所述选择器写入所述存储模块。
[0020]为了解决上述问题，本发明还提供了一种磁共振设备，包括上述任一项所述的数据存取装置。
[0021]为了解决上述问题，本发明还提供了一种数据存取方法，包括:
[0022]存储数据，将所述数据写入存储模块预设的地址中；
[0023]响应于接收到的读取目标数据的读命令，根据所述目标数据的行地址输出行数据和反馈信号；
[0024]响应于所述读命令，对列地址信息进行缓存；
[0025]响应于所述反馈信号，将缓存的所述列地址信息输出；
[0026]根据所述列地址信息将所述目标数据从该行数据中解析出来。
[0027]根据本发明的一个实施例，所述行数据包括所述目标数据的行地址指示的行中的全部数据。
[0028]根据本发明的一个实施例，所述存储模块为数据传输延时不确定的存储模块。
[0029]根据本发明的一个实施例，响应于所述读命令，使用FIFO存储器对所述列地址信息进行缓存；响应于所述反馈信号，将所述FIFO存储器中缓存的列地址信息输出。
[0030]根据本发明的一个实施例，写入存储模块预设地址中的数据为多通道核磁共振谱仪的功能数据，所述行地址用于区别不同的通道，所述列地址信息用于区别每一通道内不同的功能数据。
[0031]根据本发明的一个实施例，所述多通道核磁共振谱仪的各个通道的功能数据通过选择器写入所述存储模块。
[0032]与现有技术相比，本发明具有以下优点:
[0033]本发明实施例的数据存取装置在存储模块的读操作中，基于读命令将列地址信息同步存储至缓存模块中，并基于表示行数据有效的反馈信号，将缓存的列地址同步输出，从而可以利用读出的列地址信息将存储模块读出的行数据中相应列地址的数据解析出来。采用本发明的方案，可以解决存储模块(例如可以包括DDR存储器)由于延时不固定导致的读操作中列地址无法标识的问题，而且本发明的方案无需占用存储模块的内部资源，也无需复杂的外部控制逻辑，实现简单，占用资源少，成本较低，可以灵活应用于各种复杂的应用场景。
【附图说明】
[0034]图1是根据本发明第一实施例的数据存取装置的示意性的结构框图；
[0035]图2是根据本发明第二实施例的数据存取装置的示意性的结构框图；
[0036]图3是根据本发明第三实施例的数据存取方法的流程示意图。
【具体实施方式】
[0037]为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的【具体实施方式】作详细说明。
[0038]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
[0039]第一实施例
[0040]参考图1，根据第一实施例的数据存取装置包括数据传输网络11、缓存模块12。其中，数据传输网络11包含存储模块，该存储模块的读操作的延时不固定，例如是DDR存储模块或是读操作延时不固定的其他存储模块。另外，数据传输网络11还可以包括与存储模块配合使用的各种适当的外围电路，例如读、写电路。
[0041]进一步而言，存储模块可以通过写入操作的方式存储多个数据。例如，可以将写入数据、写入地址和写入有效信号传输至存储模块，以使得存储模块将写入数据写入相应的地址。其中，写入数据的宽度可以和存储模块的列数据接口宽度一致，也即，存储模块的列数据接口宽度全部用于存储数据，并没有占用接口宽度的其他附加数据。
[0042]在进行读操作时，数据传输网络11至少接收读命令和目标数据的行地址。例如，读命令可以传输至存储模块的读使能端口，行地址可以传输至存储模块的读地址端口。
[0043]该读命令同时传输至缓存模块12。另外，缓存模块12还接收列地址信息。响应于该读命令，缓存模块12对列地址信息进行缓存。例如，该读命令可以传输至缓存模块12的写使能端口，列地址信息可以传输至缓存模块12的写数据端口，使得列地址信息被写入缓存模块12。具体地，上述列地址信息为表征列地址的标识，也可以为列地址本身。
[0044]需要说明的是，传输至数据传输网络11和缓存模块12的读命令、行地址和列地址信息属于同一读取操作。换言之，在进行一次读取操作时，读命令和对应的行地址传输至数据传输网络11，而同一读命令和对应的列地址信息传输至缓存模块12。
[0045]响应于该读命令，存储模块经过适当的延迟(例如若干个工作周期)后，根据行地址读出相应的行数据并输出，另外还输出表示行数据有效的反馈信号。例如，行数据可以经由存储模块的读数据端口输出，反馈信号可以经由存储模块的反馈信号端口输出。通常而言，存储模块输出的行数据包含了行地址指示的行中的全部数据。
[0046]数据传输网络11输出的反馈信号传输至缓存模块12，例如可以传输至缓存模块12的读使能端口。响应于接收到的反馈信号，缓存模块12将缓存的列地址信息输出。更进一步而言，缓存模块12采用先进先出的方式将缓存的列地址信息输出，也就是先缓存的列地址信息先输出。
[0047]解析模块13接收数据传输网络11的行数据和缓存模块12输出的列地址信息，并根据列地址信息从行数据中将目标数据解析出来。