一种用于响应于读取要求的存取存储器装置的方法和装置的制造方法
【技术领域】
[0001 ] 本发明是有关于一种用于响应于读取要求的存取存储器装置的方法和装置，尤其是一种可以改善存储器读取表现的方法和装置。
【背景技术】
[0002]闪存是一种非易失性集成电路存储器技术。闪存可以是并列接口或是串行接口。具有串行接口的闪存(或称串行闪存)相较于具有并列接口的闪存之下，需要较少数连接在印刷电路板上的接脚，因此可以降低整体系统的成本。
[0003]具有闪存的主机系统可以通过提供一读取指令自该存储器读取数据，该读取指令包括闪存的地址。闪存译码该指令并且送回主机所要求的数据。闪存的读取表现被该接口的速度给限制住。由于读取指令和数据是透过闪存的该串行接口得以发送或接收，其中在相同的时钟速率下，该串行接口的表现速度会比并列接口还要慢，因此串行闪存的读取表现更加被限制。
[0004]因此，本发明设计一种可以改善存储器读取表现的方法。
【发明内容】
[0005]本发明是有关于一种用于存取存储器装置以响应于读取要求的方法。该方法包括响应于第一要求，利用该存储器装置的指令协议以构成第一读取序列，该第一读取序列包括脚本和起始实体地址；以及于收到第二要求时，根据该存储器装置的该指令协议以判定第二读取序列的起始实体地址；若该第二读取序列的该起始实体地址是接续于该第一读取序列的结尾实体地址，则利用不具脚本的该指令协议构成该第二读取序列，否则利用具读取指令的该指令协议构成该第二读取序列。
[0006]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0007]图1绘示存储器的简单方块图。
[0008]图2绘示存储器的指令协议的频率图。
[0009]图3绘示与存储器沟通的存储器控制器的方块图。
[0010]图4绘示响应于读取要求的产生用于存储器的指令序列的方法的流程图。
[0011]图5绘示响应于读取要求的用于存取存储器装置的方法的流程图。
[0012]图6绘示存储器的电源开启程序的流程图。
[0013]图7绘示响应于读取要求的用于存取存储器装置的方法的频率图。
[0014]图8绘示计算机系统的方块图。
[0015]【符号说明】
[0016]121、122、123、134:接脚
[0017]140:控制器
[0018]150:指令译码器
[0019]151:状态机
[0020]160:存储器单元阵列
[0021]161:地址译码器
[0022]163:页缓冲器
[0023]174:其他外围电路
[0024]175:存储器
[0025]201、701、703、705:芯片致能序号
[0026]202、702、704、706:频率周期讯号
[0027]203、204、205、206、750、751、752、753、754、755、756、760、761、762:时间期间
[0028]310:存储器控制器
[0029]311:系统 I/F
[0030]312:存储器 I/F
[0031]315:控制寄 FSM
[0032]410、420、430、440、450:步骤
[0033]502、504、505、506、508、510、512、514、516、520、522、524、526:步骤
[0034]602、604、606、608、610、612、620:步骤
[0035]810:计算机系统
[0036]812:总线子系统
[0037]814:处理器子系统
[0038]816:网络接口
[0039]820:用户接口输出装置
[0040]822:用户接口输入设备
[0041]824:储存子系统
[0042]826:存储器子系统
[0043]828:档案储存子系统
[0044]830:随机存取存储器
[0045]831:闪存
[0046]832:只读存储器
【具体实施方式】
[0047]本案技术的实施例的详细描述请参照以下所述的图示。
[0048]图1是存储器175的简化方块图，其包括逻辑电路，该逻辑电路响应第一读取指令执行接续读取操作。举例来说，该逻辑电路可以暂停该接续读取操作，以及在暂停期间维持接续读取状态。该逻辑电路之后可重新启动不具第二读取指令的接续读取操作，藉此降低存储器175在传输指令上的需求量。在这个例子上，该存储器175包括串行接口用以传输读取指令、地址和通讯数据。该串行接口可以基于串行外围接口 SPI(Serial peripheralInterface)的总线，该指令通道共享其总线的用以传输地址和数据的输入/输出接脚。举例来说，存储器175包括用以接收或传送SPI总线讯号的输入/输出的多个接口或多个接脚121、122、123和124。接脚121连接于传输串行输入的数据/地址讯号SI的数据输入线。接脚122连接于传输串行输出的数据讯号SO的数据输出线。接脚123连接于传输串行频率讯号SCLK的频率线。接脚124连接于传输芯片致能或芯片选择讯号CS#的控制线。串行频率讯号SCLK和芯片致能讯号CS#是输入至存储器175的讯号。
[0049]存储器175包括存储器单元阵列160。阵列160可以是NOR结构、NAND结构或其他结构。
[0050]地址译码器161耦接于存储器单元阵列160。地址随着输入讯号SI自接脚121提供于存储器175并提供给地址译码器161。地址译码器可以包括字线译码器、位线译码器和其他合适的译码器，其用以将提供的地址译码和选择该阵列160中对应的存储器单元。
[0051]在这个例子中，阵列160的位线耦接于页缓冲器163，而页缓冲器163又耦接于其他外围电路174。页缓冲器163可包括至少一储存单元用以连接各位线。地址译码器161可以透过各自连接的位线以选择以及将阵列160中的特定存储器单元耦接至页缓冲器163。接着，页缓冲器163可以储存自这些指定的存储器单元写入或读出的数据。
[0052]外围电路包括逻辑电路或模拟电路的电路形式，其并非阵列160的一部分，例如是地址译码器161、控制器140、...等。在此例子中，方块174标示其他外围电路可以包括输入-输出(I/O)电路、数据输出缓冲器、和其他存储器175内的电路元件，该电路元件例如是一般目的处理器、特殊目的应用电路、或是组合式模块，其装备系统式芯片，功能由该阵列160支持。
[0053]控制器140提供讯号以控制存储器175的其他电路并用以实现各种于文中所述的操作。控制器140包括指令译码器150，译码器150包括逻辑电路，逻辑电路支持接收于串行接口的接续读取指令，和状态机151或其他接续逻辑电路，其包括可提供暂停接续读取状态的逻辑电路。控制器可以如同本领域通常技术中被特殊目的逻辑电路所执行。于其他实施例中，控制器包括一般目的处理器，处理器可以于同样的存储器175中执行，存储器175执行计算机程序以控制元件的操作。于更他更多实施例中，特殊目的逻辑电路和一般目的处理器的组合可以用以执行该控制器。
[0054]脚本伴随输入讯号SI根据SPI协议由接脚121提供于存储器175并提供于指令译码器150。指令译码器150将接收到的脚本译码。指令译码器150也可以基于译码指令设定状态用于存储器175的状态机151。基于状态机151的状态,控制器140提供讯号于地址译码器161、页缓冲器163、其他外围电路174、或存储器175中的其他电路以执行对应至状态机151所储存的状态的一个或多个操作。
[0055]储存于阵列160的数据可透过字节区块或其他具有适当大小的区块，像是4字节区块或8字节区块等等，来寻址。于阵列160中，各组可以有一地址。数据组可以通过提供存储器175读取要求，其要求包括该数据组的地址，而被存储器175被读取。
[0056]存储器175提供接续读取状态。当于接续读取状态时，只要SCLK保持启动状态，存储器175自动输出多个数据组，其中这些数据组是于阵列160中接续地被写上地址。举例而言，在第一数据字节(例如为十六进制“03FFF2”)自输出接脚122输出之后，存储器175自动地输出地址标示为“03FFF3”的第二数据字节，其中第二数据字节的地址是接续于第一数据字节的地址。存储器继续输出具有与前一输出的数据组有接续关系的数据组(例如“03???5”，“03???6”，“03???7”等等)，直到SCLK停止为止，或直到状态自接续读取状态改变，举例来说，其可以发生在当芯片致能讯号CS#改变。其详细细节如以下文中所述。
[0057]存储器175依照存储器175的指令协议接收和处理输入数据以及输出数据。图2是一时序图，描述存储器175的指令协议。在这个例子中，于201的情况，芯片致能讯号从高电平改变为低电平。当芯片致能讯号CS#维持在低电平时，存储器175处于启动模式并可用于接收和处理输入讯号。串行频率讯号SCLK透过接脚123 (于情况202)被提供至存储器175。存储器175通过将输入/输出数据位闩于接续频率讯号SCLK以输入或输出数据。
[0058]如图2所示的例子，在情况201和202之后的指令周期203期间，字节的脚本或是字节的序列(例如，用于一接续读取指令的二进制代码“00000011”)被提供给存储器175的连接于接脚121的数据输入线，每一个指令位码闩于该串行频率讯号SCLK的