存储设备及其处理方法
【专利说明】存储设备及其处理方法
[0001]相关申请的交叉引用
[0002]本申请基于并要求2014年7月1日提交的日本专利申请N0.2014-135795的优先权，其全文以引用方式并入本文。
技术领域
[0003]在此描述的实施例一般涉及存储设备及其处理方法。
【背景技术】
[0004]—种类型的存储设备具有设备睡眠功能。设备睡眠功能是响应于来自主机的触发信号而进入低功耗状态(以下称为设备睡眠状态)的功能。在存储设备进入设备睡眠状态之前，存储在诸如DRAM或SRAM的易失性存储器中的数据被传送到诸如NAND闪存的非易失性存储器中，之后，切断对存储设备的电源供应。
[0005]然而，每当存储设备进入设备睡眠状态时，易失性存储器中的数据被传送到非易失性存储器中。由于每次都执行对非易失性存储器的写入，因此，非易失性存储器的性能变低。
【发明内容】
[0006]示例性实施例提供了可抑制非易失性半导体存储器的性能退化的存储设备及数据处理方法。
[0007]通常，根据一个实施例，一种存储设备包括非易失性存储器单元、易失性存储器单元、被配置为控制对非易失性存储器单元和易失性存储器单元的电源供应的电源控制单元、以及控制单元，控制单元被配置为控制电源单元以在第一操作期间切断对非易失性存储器单元和易失性存储器单元的电源供应，并控制电源单元以在不同于第一操作的第二操作期间切断对非易失性存储器单元的电源供应，并维持对易失性存储器单元的电源供应。
【附图说明】
[0008]图1是说明根据第一实施例的存储设备的一个实例的图；
[0009]图2是说明设备睡眠处理的顺序的序列图；
[0010]图3是示意性说明根据第二实施例的操作的流程图；
[0011]图4是说明根据第二实施例的设备睡眠处理的执行的流程图；
[0012]图5是说明在第一设备睡眠处理之前的处理的流程图；
[0013]图6是说明在第二设备睡眠处理之前的处理的流程图；
[0014]图7是说明从设备睡眠状态返回的返回操作的实例的流程图；
[0015]图8是说明根据第三实施例的设备睡眠处理的执行的流程图；
[0016]图9是示意性说明根据第四实施例的操作的流程图；
[0017]图10是说明根据第四实施例的设备睡眠处理的执行的流程图。
【具体实施方式】
[0018]在其内安装有硬盘设备和NAND闪存的所谓混合硬盘设备(以下称为混合驱动器)中，当混合驱动器进入设备睡眠状态时，为了减少功耗，切断对诸如静态RAM或同步DRAM (SDRAM)的易失性存储器的电源供应。在这种情况下，存储在易失性存储器的系统区域中的管理信息等被传送到诸如NAND闪存的非易失性存储器或硬盘，以用于备份。
[0019]为了缩短从设备睡眠状态返回的时间，需要在NAND闪存中而不是在硬盘设备中备份管理信息等。然而，如果频繁地执行设备睡眠操作，则对NAND闪存的写入是频繁的。其结果，在产品保证期内，NAND闪存的写入次数可能达到最大限度。因此，示例性实施例将抑制由于执行设备睡眠处理而引起的NAND闪存的性能退化。
[0020]以下将参考附图描述实施例。
[0021]第一实施例
[0022]混合驱动器的配置
[0023]图1说明根据第一实施例的存储设备即混合驱动器1的配置实例。混合驱动器1通常安装在电子装置上，诸如个人计算机、摄像机、音乐播放器、移动终端、移动电话、平板终端及打印机装置。
[0024]混合驱动器1包括诸如固态硬盘(SSD)的半导体驱动单元10和磁盘驱动单元20。
[0025]半导体驱动单元10
[0026]半导体驱动单元10包括NAND闪存(以下称为NAND存储器)和存储器控制器12。
[0027]NAND存储器11用作用于存储由主机设备51访问的数据的缓存器。因此，当混合驱动器1用作存储设备时，主机设备51可高速访问存储设备。NAND存储器11包括作为存储区域的存储单元阵列，其中设置有多个存储单元(未图示)。存储单元阵列包括多个块，并被划分为系统区域和缓存区域，其中块是数据擦除的单元。
[0028]根据来自主控制器27的访问命令(例如，写命令或读命令)，存储器控制器12控制对NAND存储器11的访问。存储器控制器12包括主机接口控制器(以下称为主机IF) 121、存储器接口控制器(以下称为存储器IF) 122、微处理器单元(MPU) 123、只读存储器(ROM) 124和随机存取存储器(RAM) 125。
[0029]主机IF 121被电连接至主控制器27，接收从主控制器27传送的信号，并将信号传输到主控制器27。具体地，主机IF 121接收从主控制器27传送的命令(写命令、读命令等)，并将该命令传送到MPU 123。此外，主机IF 121将MPU 123对从主控制器27发送的命令的响应发送到主控制器27。这样，主机IF 121控制主控制器27与MPU123之间的数据传送。
[0030]存储器IF 122被电连接至NAND存储器11，并根据MPU 123的控制来访问NAND存储器11。
[0031 ] 基于从主控制器27传送的命令，MPU 123根据预定控制程序执行对NAND存储器11的访问处理(例如，写处理或读处理)。
[0032]ROM 124预先存储用于MPU 123执行其中的访问处理的控制程序。
[0033]RAM 125临时存储所需的数据。RAM 125的存储区域的一部分用作MPU 123的工作区域。
[0034]磁盘驱动单元20
[0035]磁盘驱动单元20包括磁盘21、磁头22、主轴电机(SPM)23、致动器24、驱动器集成电路(1C) 25、磁头1C 26、主控制器27、闪速ROM (FROM) 28、静态RAM (SRAM) 29和同步DRAM(SDRAM)30。
[0036]作为非易失性存储器的磁盘21具有在其上磁性记录数据的记录面，例如，在磁盘21的一个面中。磁盘21被SPM 23以高速进行旋转。SPM 23由从驱动器1C 25提供的驱动电流(或驱动电压)驱动。磁盘21的记录面具有以同心方式或螺旋形设置的多个轨道。
[0037]磁头(磁头浮动块)22与磁盘21的记录面对应地设置。磁头22被设置在从致动器24的臂突出的悬块的前边缘处。致动器24包括音圈电机(VCM) 240，其是致动器24的驱动源。VCM 240由从驱动器1C 25提供的驱动电流(或驱动电压)驱动。根据致动器25被VCM 240驱动，磁头22移动，以便在磁盘21的半径方向在磁盘21上画弧线。
[0038]另外，图1说明了包括一个磁盘21的配置。然而，多个磁盘21可以堆叠的方式设置。此外，在图1中，磁盘21具有在其一个面中的记录面。然而，记录面可形成在磁盘21的两个面中，磁头可与两个记录面中的每一个对应地设置。
[0039]驱动器1C 25根据主控制器27的控制来驱动SPM 23和VCM 240。当VCM 240由驱动器1C 25驱动时，磁头22被定位在磁盘21上的目标轨道上。此外，驱动器1C 25接收来自电源控制器41的电源电压，并如将在后面描述的，向每个单元提供电源供应。
[0040]磁头1C 26在图1中被设置在与致动器24分离的位置，但固定在例如致动器24的预定部分，并通过柔性印刷电路板(FPC)电连接到主控制器27。磁头1C 26放大由磁头22的读元件读取的读信号。此外，磁头1C 26将由主控制器27提供的写数据转换成写电流，并将写电流输出到磁头22的写元件。
[0041]主控制器27通过大规模集成电路(LSI)实现，例如在其中多个组件被集成在单芯片中。主控制器27包括读写(R/W)通道271、硬盘控制器(HDC)272和MPU 273。
[0042]R/W通道271处理与读和写有关的信号。S卩，R/W通道271将被磁头1C 26放大了的读信号转换成数字数据，并从数字数据中解码读数据。此外，R/W通道271对通过MPU273从HDC 272提供的写数据进行编码，并将编码的写数据传送到磁头1C 26。
[0043]HDC 272通过设备接口(设备IF) 274电连接到主机设备51的主机接口(主机IF) 52 ο设备IF 274接收从主机设备51传送的信号，并将信号传送到主机设备51。具体地，HDC 272接收从主机设备51传送的访问命令(写命令、读命令等)，并将所接收的命令传送到MPU 273。HDC 272控制主机设备51与HDC 272之间的数据传送。HDC 272还具有磁盘接口控制器的功能，其经由MPU 273、R/W通道271、磁头1C 26和磁头22控制对磁盘21的写入和从磁盘21的读出。
[0044]根据来自主机设备51的访问命令(写命令或读命令)，MPU 273通过存储器控制器12控制对NAND存储器11的访问，并经由R/W通道271、磁头1C 26和磁头22控制对磁盘21的访问。
[0045]此外，基于由主机设备51提供的设备睡眠(DEVSLP)信号，MPU 273控制电源控制器41，并执行设备睡眠处理，其将稍后进行描述。
[0046]上述的MPU273的操作根据在FROM 28中存储的固件来执行。
[0047]SRAM 2