对机器振动数据的并行数字信号处理的制作方法

文档序号:9564761阅读:620来源:国知局
对机器振动数据的并行数字信号处理的制作方法
【专利说明】对机器振动数据的并行数字信号处理
[0001]相关申请
[0002]本申请要求于2014年7月28日提交的标题为“带有处理控制系统的整合振动输入输出卡的方法和装置(Methods and Apparatus for Integral Vibrat1n Input andOutput Card with Process Control System) ”系列号为62/029,606 的共同未决临时专利申请的优先权。
技术领域
[0003]本发明涉及机器振动数据处理领域。更具体地,本发明涉及用于处理多个并行的机器振动数据通道通道的系统,例如使用现场可编程门阵列(FPGA)来进行。
【背景技术】
[0004]传统的机器振动分析通道通常包括模拟前端、模拟-数字转换器(ADC)和数字信号处理器(DSP)或微控制器。模拟前端常常由振动传感器、输入放大器、AC耦合放大器、模拟集成器、可变增益放大器、低通抗混叠滤波器和高通滤波器组成。在模拟域中这样实现前端信号调理功能导致了许多问题。由于导致信号路径的灵敏度和带宽发生变化的组件变形,需要进行校准。模拟组件需要相对大量的印刷电路板空间,并且它们为了低噪音设计消耗大量的功率。它们还在可编程性方面有些限制。对于为了在有害环境中使用而设计的系统而言,降低的电压和电容器余量使得在模拟信号路径的噪音和带宽方面有所妥协。
[0005]因此,所需要的是这样的机器振动测量系统,其中在数字域中,例如在现场可编程门阵列(FPGA)中,执行前端信号调理功能。

【发明内容】

[0006]在一个方面中,本发明涉及用于处理机器振动数据的FPGA。在一个优选实施方案中,所述FPGA包括接口电路、转速计数据处理电路和振动数据处理电路。
[0007]所述FPGA的接口电路配置成接收包括多个多路复用的数据通道的同步串行数字数据流。所述多路复用数据通道包含来源于机器振动和转速计传感器的机器振动数据。还将转速计数据提供至所述FPGA,作为来源于内部模拟触发电路的脉冲波形或作为外部脉冲输入。所述接口电路配置成将串行数字数据流去多路复用成与多路复用数据通道相应的多个分离的输入数据流。
[0008]所述转速计数据处理电路配置成接收包含转速计数据的所述分离的输入数据流,并且处理所述转速计数据以生成一个或多个指示转速的值。
[0009]所述振动数据处理电路包括与包含机器振动数据的所述多个分离的输入数据流相应的多个并行信号处理通道。所述并行信号处理通道包括高通滤波器、第一集成电路、第二集成电路、数字跟踪带通滤波器和多个并行计算通道。
[0010]每个信号处理通道的高通滤波器配置成接收包含机器振动数据的输入数据流,并且去除具有低于DC闭锁阈值频率的信号分量,从而生成高通滤波数据流。
[0011]每个信号处理通道的第一集成电路配置成对所述输入数据流或所述高通滤波数据流执行第一集成处理,从而生成第一集成数据流。
[0012]每个信号处理通道的第二集成电路配置成对所述第一集成通道数据流执行第二集成处理,从而生成第二集成数据流。
[0013]每个并行信号处理通道的数字跟踪带通滤波器配置成过滤所述输入数据流、所述第一集成数据流或所述第二集成数据流,从而生成带通滤波数据流。基于由转速计数据处理电路生成的一个或多个指示转速的值来确定所述数字跟踪带通滤波器的中心频率。
[0014]所述计算通道中的每一个都包括数据选择开关、可编程低通滤波器和标量值计算电路。所述数据选择开关在所述带通滤波数据流、所述高通滤波数据流、所述第一集成数据流、所述第二集成数据流或所述输入数据流之间进行选择。所述可编程的低通滤波电路接收来自所述数据选择开关的选择的数据流,并基于所选择的数据流生成低通滤波数据流。所述标量值计算电路配置成接收所述低通滤波数据流,并基于所述低通滤波数据流来计算标量数据值。
[0015]在一些优选实施方案中,所述FPGA包括针对每个通道的集成器输入选择开关,其配置成在所述输入数据流和所述高通滤波数据流之间进行选择。在这些实施方案中,所述第一集成电路配置成基于由所述集成器输入选择开关作出的选择来集成所述输入数据流或所述高通滤波数据流。
[0016]在一些优选实施方案中,所述针对每个通道的FPGA包括跟踪滤波器输入选择开关,其配置成在所述输入数据流、所述第一集成数据流和所述第二集成数据流之间进行选择。在这些实施方案中,所述数字跟踪带通滤波器配置成基于由所述跟踪滤波器输入选择开关作出的选择来过滤所述输入数据流、所述第一集成数据流或所述第二集成数据流。
[0017]在一些优选实施方案中,所述FPGA的标量值计算电路包括RMS标量值计算电路、峰标量值计算电路、峰-峰标量值计算电路、绝对+/-峰标量值计算电路和DC测量电路。
[0018]在所述FPGA的一些优选实施方案中,所述振动数据处理电路的所述并行信号处理通道中的一个或多个包括PeakVue处理通道。所述PeakVue通道包括用于接收所述输入数据流并对其进行全波整流的全波整流电路、用于生成包括所述全波整流输入数据流的峰水平的保持波形的峰保持电路,以及用于计算表示在所述峰保持波形中的预定时间内或预定数据采样数量内测量的峰值的标量值的PeakVue标量计算电路。
[0019]在所述FPGA的一些优选实施方案中,所述振动数据处理电路的所述并行信号处理通道中的一个或多个包括预测时间波形处理通道。所述预测时间波形处理通道包括用于在所述高通滤波数据流、所述第一集成数据流、所述第二集成数据流、所述输入数据流和所述滤波全波整流(PeakVue)输入数据流之间进行选择的数据选择开关。分波器电路接收来自所述数据选择开关的选择的数据流,并基于所选择的数据流生成分波的数据流。上采样电路配置成对所述分波的数据流进行上采样,以生成具有比所选择的数据流的数据速率更大的数据速率的上采样数据流。
[0020]在所述FPGA的一些优选实施方案中,所述振动数据处理电路的所述并行信号处理通道中的一个或多个包括保护时间波形处理通道。所述保护时间波形处理通道包括用于在所述高通滤波数据流、所述第一集成数据流、所述第二集成数据流、所述输入数据流和所述滤波全波整流(PeakVue)输入数据流之间进行选择的数据选择开关。低通滤波器和分波器电路接收来自所述数据选择开关的选择的数据流,并基于所选择的数据流生成分波的数据流。
[0021]在所述FPGA的一些实施方案中,所述转速计数据处理电路包括可编程的触发器噪音去除电路,用于减少包含转速计信号数据的所述一个或多个分离的输入数据流中的过度扰动或噪音。
[0022]在所述FPGA的一些实施方案中,所述转速计数据处理电路包括除以N电路,其包括将所述一个或多个分离的输入数据流中的脉冲速率除以整数值N的可编程脉冲分配器。
[0023]在所述FPGA的一些实施方案中,所述转速计数据处理电路包括确定所述转速计数据的转速计脉冲流的RPM并基于所述RPM生成RPM标量值的RPM指示器电路。
[0024]在所述FPGA的一些实施方案中,所述转速计数据处理电路包括零速检测电路,当所述RPM处于或低于预定阈值至少一个预定间隔时,所述零速检测电路提供零速指示。
[0025]在所述FPGA的一些实施方案中,所述转速计数据处理电路包括超速检测电路,当所述RPM处于或高于预定阈值至少一个预定间隔时,所述零速检测电路提供超速指示。
[0026]在所述FPGA的一些实施方案中,所述数字跟踪带通滤波器配置成接收所述RPM标量值,并且至少部分地基于所述RPM标量值来确定所述数字跟踪带通滤波器的中心频率。
[0027]在所述FPGA的一些实施方案中,所述转速计数据处理电路包括旋转方向检测电路,其基于比较包含转速计数据的所述分离的输入数据流中的两个分离的输入数据流中的转速计脉冲的相位来确定机器组件的旋转方向。
[0028]在一些实施方案中,包含转速计信号数据的所述分离的输入数据流包括第一转速计输入信号数据流和第二转速计输入信号数据流。这些实施方案的所述转速计数据处理包括并行的第一转速计数据处理和第二转速计数据处理通道。交叉点切换电路配置成将所述第
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