Gpdsp中基于三级超前进位加法器的64位定点alu电路的制作方法
【技术领域】
[0001] 本发明主要涉及微处理器的运算部件实现领域，特指一种适用于在高性能通用 DSP(GPDSP)芯片中的基于三级超前进位加法器的64位定点ALU电路。
【背景技术】
[0002] 数字信号处理器（Digital Signal Processor，DSP)作为一种典型的嵌入式微处 理器被广泛应用于嵌入式系统中，它以其数据处理能力强大、可编程性好、使用灵活和低功 耗等特点，给信号处理的发展带来了巨大机遇，其应用领域拓展到军事、经济发展的各个方 面。在现代通信、图像处理和雷达信号处理等应用领域，随着数据处理量加大、数据计算的 精度和实时性要求的增加，通常需要使用更高性能的微处理器进行处理。
[0003] 定点算术逻辑运算单元（IALU)是DSP完成定点加减等算数运算以及逻辑运算的 主要模块，提供强大的运算能力，是DSP芯片中最重要的部件之一。IALU主要执行微处理器 的单周期指令，往往决定着整个微处理器的工作频率，它的设计是极具挑战性的问题。IALU 单元内指令种类繁多，而且多数为单周期指令，时序要求比较苛刻，而且不能进行流水线加 站，
[0004] IALU从结构上分为两种：一种是加法器分离的方式，在加法器外围附加其他电路 以实现逻辑运算指令，另一种把算术运算和逻辑运算集成到加法器内部。加法器是整数部 件的核心运算单元，它的计算延时决定了DSP的性能。采用加法器分离方式设计IALU单元， 最终结果随选择级数、面积随IALU指令的增加而增加，最终ALU结构面积较大，总体时序也 不理想。
【发明内容】
[0005] 本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一 种能降低面积开销、减少选择器、降低时序的GPDSP中基于三级超前进位加法器的64位定 点ALU电路，进而在算法级和结构级进行优化，压缩逻辑级数，降低关键路径延时。
[0006] 为解决上述技术问题，本发明采用以下技术方案：
[0007] -种GPDSP中基于三级超前进位加法器的64位定点ALU电路，其包括ALU译码站、 站间寄存器、通用寄存器RF和执行站，所述ALU译码站接收派发模块的指令信号，经过译码 逻辑向通用寄存器RF发出读信号和读地址，读取原操作数；所述执行站接收到原操作数经 过预处理逻辑，发送到IALU的运算核心与译码生成的指令选择信号、控制信号结合进行计 算，计算完成后向通用寄存器RF或其他寄存器发出写信号、写地址和写数据；所述执行站 把除饱和指令和LZD指令外的所有指令通过由64位三级先行进位加法器实现，并通过控制 信号进行区分控制。
[0008] 作为本发明的进一步改进：所述除饱和指令和LZD指令外的所有指令包括加减法 指令、比较类指令、取绝对值/相反数指令、取最大值/最小值指令、数据搬移MOV类指令、 逻辑指令。
[0009] 作为本发明的进一步改进：所述通用寄存器RF的读写都是时钟上升沿有效。
[0010] 作为本发明的进一步改进：所述64位三级先行进位加法器是由2个串行的32位 加法器组成，所述32位加法器是使用三级超前进位链的2个16位加法器串行组成，所述16 位加法器是使用二级先行进位链的4个4位加法器串行组成，各组4位加法器采用完全相 同的结构。
[0011]与现有技术相比，本发明的优点在于：
[0012] 1、本发明的GPDSP中基于三级超前进位加法器的64位定点ALU电路，通过复用加 法器实现IALU比较、取绝对值、取反类指令，大大降低了面积开销。
[0013] 2、本发明的GPDSP中基于三级超前进位加法器的64位定点ALU电路，通过译码站 增加控制信号实现逻辑类、MOV类，从而减少选择器，降低了时序。
[0014] 3、本发明的GPDSP中基于三级超前进位加法器的64位定点ALU电路，通过把64 位加法器分组，把进位产生和进位传播信号分组分层划分，减少了高位进位延时并减小信 号驱动。
【附图说明】
[0015] 图1是IALU在DSP中的位置示意图。
[0016] 图2是本发明的结构示意图。
[0017] 图3是本发明在具体应用实例中4位加法器逻辑示意图。
[0018] 图4是本发明在具体应用实例中16位二级先行进位加法器结构的示意图。
[0019] 图5是本发明在具体应用实例中64位三级先行进位加法器结构的示意图。
【具体实施方式】
[0020] 以下将结合说明书附图和具体实施例对本发明做进一步详细说明。
[0021] 在本发明中，定点算术逻辑运算单元（IALU)是DSP内核重要组成部分，包含43条 算术和逻辑指令的实现，并且支持S頂D操作，可以进行两个32位和64位的定点操作，具有 很强的运算能力。
[0022] IALU包含多种算术操作，同时数据搬移MOV类指令可以配置标量控制寄存器，向 量全局控制寄存器，标向量共享寄存器等，提供强大的逻辑和运算能力。表2是本发明IALU 所实现的具体指令：
[0023] 表2本发明中的IALU指令
[0024]
[0025] 如图1所示，为DSP的计算单元结构示意图，其包括三个功能部件，分别为两个MAC执行部件（MACCKMAC1)和一个定点执行部件 IEU (Integer/Fixed-point Execution Unit)， 用于支持标量和向量运算。每个部件对应执行VLIW指令包中的一条向量指令，即PE包括 3条可并行执行的流水线，每拍能同时执行3条标量指令。IEU部件是由定点IALU和位处 理部件BP两个单元构成。两者是具有相同数据通路的独立单元，同一周期两者不能同时开 始执行或写回，可由软件流水调度实现并行。
[0026] 本发明采用一种用于DSP的IALU运算部件，通过三级超前进位加法器结构和通过 复用加法器实现比较类指令，通过控制信号选择实现的逻辑类、MOV类指令。IALU是执行逻 辑运算和算术运算的单元。算术运算中的加法、减法和逻辑运算中的与、或、非等操作都在 这里执行。这些运算都可以通过有限的几种逻辑运算实现。
[0027] S卩：包括加法器单元、进位辅助电路和超前进位单元（LAC)。由加法器单元和进位 辅助单元构成底层超前进位模块，将4个底层超前进位模块与超前进位单元一起组成第二 层的超前进位模块，由4个第二层的超前进位模块和超前进位单元一起组成第三层超前进 位模块。本发明的ALU结构通过加法器实现多条定点ALU指令，通过算术和逻辑功能复用， 降低定点ALU的面积，减少硬件开销，降低计算延时，并能在同一硬件结构上实现一个64位 运算和两个并行的32位运算。
[0028] 如图2所示，为本发明中IALU的结构示意图。本发明的GPDSP中基于三级超前进 位加法器的64位定点ALU电路，包括ALU译码站、站间寄存器、通用寄存器RF和执行站，所 述ALU译码站接收派发模块的指令信号，经过译码逻辑向通用寄存器RF发出读信号和读地 址，读取原操作数；其中RF读写都是时钟上升沿有效。所述执行站接收到原操作数经过预 处理逻辑，发送到IALU的运算核心与译码生成的指令选择信号、控制信号结合进行计算， 计算完成后向通用寄存器RF或其他寄存器发出写信号、写地址和写数据；所述执行站把除 饱和指令和LZD指令外的所有指令通过由64位三级先行进位加法器实现，并通过控制信号 进行区分控制。
[0029] IALU主要用来支持8类指令，分别为：加减法指令、饱和指令、比较类指令、取绝对 值/相反数指令、取最大值/最小值指令、数据搬移MOV类指令、逻辑指令、前导零指令。本 发明的ALU把除饱和指令和LZD指令外的所有指令通过由64位三级先行进位加法器实现， 并通过控制信号进行区分控制。
[0030] 所述64位三级先行进位加法器是由2个串行的32位加法器组成，32位加法器是 使用三级超前进位链的2个16位加法器串行组成，16位加法器是使用二级先行进位链的4 个4位加法器串行组成，各组4位加法器采用完全相同的设计。
[0031] 如图3所示，为上述4位加法器结构在具体应用实例中的示意图，其中进位产生和 进位传播函数表达式如下：
[0032] gl= A&B 式（1)
[0033] pfA十B式（2)
[0034] C；=gi+Pi&C； !式（3)
[0035] 进位产生描述：
[0036] C〇=g〇+p〇C1
[0037] Ci=gi+p^o+PiPoC!
[0038] C2=g^p^i+p^iGo+p^iPoC!
[0039] C3=g3+P3G2+p3p2G1+p3p2p1G0+p3p2p1p0C!
[0040] 在C产生以后，得到本位加法结果：
[0041] SfA#B#q式（4)
[0042] 超前进位加法器的进位输出Q表达式（3)不会随着位数的增