数据处理系统、数据读取输出方法
【技术领域】
[0001]本发明涉及一种数据处理领域，特别是涉及一种数据处理系统、数据读取输出方法。
【背景技术】
[0002]目前，以太网交换机中一般都需要一个处理器用来控制和管理整个系统的运行。但是随着科学技术的发展和芯片工艺技术的提高，越来越多的处理器为用户提供了越来越高的单芯片性能、同时单芯片尺寸越来越小并且功耗越来越低，从而从而极大的方便了用户的设计、也有效降低了成本。
[0003]随着交换机的功能越来越强大，对GP1 (General-Purpose Input/Output Ports,通用输入/输出端口)的需求数量也是与日倶增，部分用户在实际设计中遇到例如GP10不够用的情况。
[0004]SPI 是串行外设接口(Serial Peripheral Interface)的缩写。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，SDI (数据输入)、SD0 (数据输出)、SCLK(时钟)、CS(片选)。节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，如今越来越多的芯片集成了这种通信协议。
[0005]现在很多CPU上都集成有SPI接口，可以通过SPI总线来扩展CPU的GP10。现有技术有通过专用的SPI芯片来扩展GP10。但是，这种专用的SPI芯片价格高，并且扩展的数量是一定的，不具有灵活性。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种数据处理系统、数据读取方法及数据输出方法，用于解决现有技术中嵌入式处理器的通用输入/输出端口不够的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种数据处理系统，所述数据处理系统包括:嵌入式处理器，所述嵌入式处理器包括:SPI总线和中断信号线；可编程逻辑器，其第一数据线连接所述嵌入式器的SPI总线；第二数据线连接所述嵌入式处理器的中断信号线；第三数据线作为所述数据处理系统的通用输入/输出端口。
[0008]于本发明一实施例中，所述SPI总线的数据输入信号线、数据输出信号线、时钟信号线以及片选信号线分别连接所述可编程逻辑器的第一数据线。
[0009]于本发明一实施例中，所述数据处理系统还包括JTAG电路，所述JTAG电路包括:连接器、第一电阻、第二电阻和第三电阻；所述连接器的第一引脚连接所述可编程逻辑控制器的测试时钟输入端和所述第三电阻的第一端；所述第三电阻的第二端接地；所述连接器的第三引脚连接所述可编程逻辑控制器的测试数据输出端；所述连接器的第五引脚连接所述可编程逻辑控制器的测试模式选择端和所述第一电阻的第一端；所述第一电阻的第二端连接电源；所述连接器的第九引脚连接所述可编程逻辑控制器的测试数据输入端和所述第二电阻的第一端；所述第二电阻的第二端连接电源；所述连接器的第二引脚和第十引脚接地；所述连接器的第四引脚连接电源。
[0010]于本发明一实施例中，所述JTAG电路还包括第一电容，所述第一电容的第一端连接电源；所述第一电容的第二端接地。
[0011]于本发明一实施例中，所述连接器的第六引脚、第七引脚和第八引脚悬空。
[0012]于本发明一实施例中，所述数据处理系统还包括:晶振电路，所述晶振电路的时钟信号输出端连接所述可编程逻辑控制器的时钟信号输入端；所述晶振电路的电压输入端和使能端均连接电源。
[0013]于本发明一实施例中，所述晶振电路还包括第二电容，所述第二电容的第一端连接电源，所述第二电容的第二端接地。
[0014]于本发明一实施例中，所述数据处理系统还包括:状态寄存器和中断寄存器；所述状态寄存器和中断寄存器与所述可编程逻辑控制器的第三数据线对应连接。
[0015]本发明提供一种数据读取输出方法，适用于前述的数据处理系统；当读取数据时，所述数据读取输出方法包括以下步骤:可编程逻辑器的第三数据线接收输入信号；与所述第三数据线对应连接的状态寄存器中的对应数据位根据所述输入信号更新状态数据，且与所述第三数据线对应连接的中断寄存器中的对应标志位变为高电平；所述可编程逻辑器的第二数据线输出中断信号；所述嵌入式器根据所述中断信号通过SPI总线读取所述状态寄存器中更新的状态数据；所述中断寄存器中的对应标志位变为低电平；当输出数据时，所述数据读取输出方法包括以下步骤:嵌入式处理器通过SPI总线输出数据；可编程逻辑器的第三数据线根据接收到的所述数据控制相应的状态寄存器更新状态数据。
[0016]如上所述，本发明的数据处理系统，数据读取方法及数据输出方法，具有以下有益效果:
[0017]本发明的数据处理系统中，通过可逻辑逻辑控制器进行通用输入/输出端口的扩展，既实现了低成本，又大大拓展了嵌入式处理器的使用范围。
【附图说明】
[0018]图1显示为本发明的数据处理系统于一实施例中的结构示意图。
[0019]图2显示为本发明的数据处理系统于另一实施例中的结构示意图。
[0020]图3显示为本发明的数据读取输出方法于一实施例中的流程示意图。
[0021]图4显示为本发明的数据读取输出方法于另一实施例中的流程示意图。
[0022]元件标号说明
[0023]I其他设备
[0024]2数据处理系统
[0025]21嵌入式处理器
[0026]22可编程逻辑器
[0027]23JTAG 电路
[0028]24晶振电路
[0029]Sll ?S15 步骤
[0030]S21 ?S22 步骤
【具体实施方式】
[0031]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0032]需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0033]正如【背景技术】中所述的，现有技术中常常会遇到嵌入式处理器的输入/输出端口不够的情况，从而限制了嵌入式处理器的使用范围，而专用的SPI芯片进行端口扩展时，又大大增加了成本。
[0034]请参阅图1，本发明提供一种数据处理系统，所述数据处理系统2包括:
[0035]嵌入式处理器21，所述嵌入式处理器21包括:SPI总线和中断信号线INT ;
[0036]可编程逻辑器22，其第一数据线I/O连接所述嵌入式器21的SPI总线；第二数据线I/o连接所述嵌入式处理器21的中断信号线INT ;第三数据线I/o作为所述数据处理系统的通用输入/输出端口。所述可编辑逻辑器的第三数据线I/O可以连接其他设备1。
[0037]需要说明的是，所述第三数据线I/O可以为多个，具体的数量可根据实际需求进行选用。
[0038]具体地，参考图2，所述SPI总线的数据输入信号线SD1、数据输出信号线SD0、时钟信号线SCLK以及片选信号线CS分别连接所述可编程逻辑器22的第一数据线I/O。
[0039]继续参考图2，所述数据处理系统2还可以包括JTAG电路23，所述JTAG电路23包括:连接器J1、第一电阻R1、第二电阻R2和第三电阻R3。
[0040]所述连接器J1的第一引脚连接所述可编程逻辑控制器22的测试时钟输入端TCLK和所述第三电阻R3的第一端；所述第三电阻R3的第二端接地GND ;
[0041]所述连接器J1的第三引脚连接所述可编程逻辑控制器22的测试数据输出端TD0 ；
[0042]所述连接器J1的第五引脚连接所述可编程逻辑控制器22的测试模式选择端TMS和所述第一电阻R1的第一端；所述第一电阻R1的第二端连接电源VCC ;
[0043]所述连接器J1的第九引脚连接所述可编程逻辑控制器22的测试数据输入端TDI和所述第二电阻R2的第一端；所述第二电阻R2的第二端连接电源VCC