高速数据接口主机端控制器的制造方法
【技术领域】
[0001]本发明涉及高速数据接口主机端控制器，特别涉及与外部装置作高速传输的高速数据接口主机端控制器。
【背景技术】
[0002]高速数据接口，如:串行高级技术附件(SATA)、快捷外设互联标准(PCIE)、安全数字输入/输出卡(SD1)、通用串行总线(USB)等，极容易因时钟信号延时，而发生数据抖动；明显影响高速数据传输。
【发明内容】
[0003]本发明提供一种低数据抖动的主机端控制器(host controller)，也可以芯片组的南桥实现。
[0004]根据本发明一种实施方式实现的一种高速数据接口主机端控制器，包括逻辑物理层、多个电子物理层、多工器、以及跨时域数据传输模块。该逻辑物理层提供多组低速数据，再分别由对应的所述电子物理层转换为高速数据，并分别传递至多个外部装置之一。所述电子物理层各自对应多个时钟信号之一操作。该多工器接收所述电子物理层所对应的所述多个时钟信号，以输出共同时钟信号供该逻辑物理层据以提供所述多组低速数据。该跨时域数据传输模块耦接于所述逻辑物理层与所述电子物理层之间，根据该共同时钟信号读入该逻辑物理层提供的所述多组低速数据，并根据所述外部装置所对应的所述电子物理层对应的所述时钟信号输出所述多组低速数据至对应的所述电子物理层。
[0005]本发明跨时域数据传输模块有效解决操作时钟在电子物理层端以及逻辑物理层端的异步问题。
[0006]下文特举实施例，并配合所附图示，详细说明本
【发明内容】
。
【附图说明】
[0007]图1为方块图，描述根据本发明一种实施方式实现的高速数据接口主机端控制器100；
[0008]图2A、图2B根据本发明一种实施方式图解跨时域数据传输模块TXCDC;
[0009]图3以波形图说明缓存R_A1操作，其中缓存R_A1编号O?7的缓存器分别命名为R_A1_0?R_A1_7;以及
[0010]图4为方块图，描述根据本发明一种实施方式实现的主机端控制器400，是以单一电子物理层EPHY连接至少一个外接装置。
【具体实施方式】
[0011]以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本
【发明内容】
。实际发明范围应依照权利要求书而界定。
[0012]图1为方块图，描述根据本发明一种实施方式实现的高速数据接口主机端控制器
100。高速数据接口主机端控制器100包括逻辑物理层LPHY(编号同逻辑物理层(logicalphysical layer)缩写LPHY)、多个电子物理层(electrical physical layer，缩写EPHY)EPHYA以及EPHYB、多工器ECLKMUX、以及跨时域数据传输模块TX⑶C。图1中仅示出两个电子物理层，但本发明并不以此为限。
[0013]电子物理层EPHYA以及EPHYB连接外部装置；电子物理层EPHYA连接硬盘HDAl与HDA2，且电子物理层EPHYB连接硬盘HDBl与HDB2。电子物理层EPHYA与EPHYB分别根据时钟信号]\031^0^_六与]\031^0^_8操作；时钟信号]^1^0^_六可由电子物理层EPHYA内部产生，且时钟信号由电子物理层EPHYB内部产生。值得注意的是，图1中的电子物理层EPHYA以及EPHYB均仅连接两个硬盘，但本发明在此并不限制每个电子物理层所连接的外部装置的类型和数量。
[0014]多工器ECLKMUX接收电子物理层EPHYA与EPHYB所对应的时钟信号]^1^(^1(_八与MPLLCLK_B，并输出共同时钟信号MPLLCLK_C0M。共同时钟信号MPLLCLK_C0M将弓丨入该逻辑物理层LPHY以及该跨时域数据传输模块TX⑶C。
[0015]针对硬盘HDA1、HDA2、HDB1与HDB2，逻辑物理层LPHY内分别以电路模块PHYA1、PHYA2、PHYB1与PHYB2基于该共同时钟信号MPLLCLK_C0M提供低速数据DA1J:0M、DA2_C0M、DB1_C0M、DB2_C0M传递至该跨时域数据传输模块TXCDC。
[0016]跨时域数据传输模块TX⑶C耦接于逻辑物理层LPHY和电子物理层EPHYA及EPHYB之间，其为基于跨时域技术(clock domain crossing)操作。跨时域数据传输模块TX⑶C根据该共同时钟信号MPLLCLK_C0M读入该逻辑物理层LPHY提供的上述低速数据DA1_C0M、DA2_C0M、DB1_C0M、DB2_C0M。在一实施例中，跨时域数据传输模块TXCDC为所述外部装置HDA1、HDA2、HDB1与HDB2各自提供一缓存(绘于图2A、图2B)以缓存对应不同外部装置的低速数据。跨时域数据传输模块TXCDC还根据对应的电子物理层EPHYA及EPHYB对应的时钟信号(电子物理层EPHYA对应时钟信号MPLLCLK_A、电子物理层EPHYB对应时钟信号MPLLCLK_B)分别将上述缓存的低速数据取出。参考图示，依据时钟信号出的低速数据DA1_A由电子物理层EPHYA转换为高速数据后发送至硬盘HDAl，依据时钟信号MPLLCLK_A取出的低速数据DA2_A由电子物理层EPHYA转换为高速数据后发送至硬盘HDA2，依据时钟信号MPLLCLK_B取出的数据DB1_B由电子物理层EPHYB转换为高速数据后发送至硬盘HDBl，依据时钟信号MPLLCLK_B取出的数据DB2_B由电子物理层EPHYB转换为高速数据后发送至硬盘HDB2。特别是，各缓存具有多层缓存深度，使得低速数据读入缓存以及数据读出缓存得以跨时域实现。
[0017]如图1所示，单纯根据共同时钟信号MPLLCLK_C0M操作的逻辑物理层LPHY将降低设计门槛。传统技术的逻辑物理层LPHY的对应不同的电子物理层(例如EPHYA与EPHYB)的不同电路模块(例如PHYA1、PHYA2与PHYB1、PHYA2)根据不同电子物理层的时钟信号(例如1031^0^_六与]\031^0^_8)操作，由于各电子物理层的时钟信号(例如
B)为异步时钟信号，将导致时钟树(Clock Tree)复杂，而本发明单纯根据共同时钟信号MPLLCLK_C0M操作的逻辑物理层LPHY将大大简化时钟树。此外，设置于逻辑物理层LPHY与电子物理层EPHYA及EPHYB之间的跨时域数据传输模块TXCDC将有效抑制走线延时问题。相较于传统技术将逻辑物理层直接耦接电子物理层的长走线，跨时域数据传输模块TXCDC将数据走线截半，及时修正走线延时。
[0018]在一种实施方式中，时钟信号走线距离将用来判断电子物理层EPHYA以及EPHYB哪个最靠近该逻辑物理层LPHY。图1是电子物理层EPHYA为最近电子物理层。多工器ECLKMUX以最近电子物理层EPHYA的时钟信号MPLLCLK_A作为该共同时钟信号MPLLCLK_C0M，使较少走线延时的时钟信号MPLLCLK_A为逻辑物理层LPHY所用。值得注意的是，在一实施例中，这里的走线距离是指在专用集成电路(Appl icati on SpecificIntegrated Circuits ,ASIC)中时钟信号]\031^(:1^_4和]\031^(:1^_8从电子物理层EPHYA以及EPHYB至多工器ECLKMUX的走线距离。在前述实施方式中，根据时钟信号的走线距离选择共同时钟信号MPLLCLK_C0M是基于时钟信号]\031^0^_4和]\031^0^_8为频率相同的异步时钟的前提下，如果时钟信号身频率即不同，则会用其它方式选择共同时钟信号MPLLCLK_C0M，详见后述。
[0019]一种实施方式中，跨时域数据传输模块TX⑶C至逻辑物理层LPHY的走线(传送DA1_C0M、DA2_C0M、DB1_C0M、DB2_C0M)距离设计为短于最近电子物理层EPHYA至逻辑物理层LPHY的距离，甚至该跨时域数据传输模块TX⑶C至最近电子物理层EPHYA的走线距离(传送DA1_A、DA2_A、DB1_B、DB2_B)也设计为短于该最近电子物理层EPHYA至逻辑物理层LPHY的距离。如此设计要诀将使得跨时域数据传输模块TXCDC对数据走线延时的修正更为准确。
[0020]一种实施方式中，逻辑物理层LPHY以并行方式提供低速数据DAl_raM、DA2J0M、DB1_C0M、DB2_C0M至跨时域数据传输模块TXCDC，跨时域数据传输模块TXCDC以并行方式发送低速数据DA 1_A、DA2_A、DB 1_B、082_8至电子物理层EPHYA以及EPHYB，且电子物理层EPHYA以及EPHYB包括将数据DAl_A、DA2_A、DBl_B、DB2_Bg并行低速数据转换为串行高速数据(例如差分信号)后才传输至硬盘HDA1、HDA2、HDB1与HDB2。如此设计使得低速的逻辑物理层LPHY与高速的电子物理层EPHYA以及EPHYB结合，利于实现高速数据接口，如:串行高级技术附件(SATA)、快捷外设互联标准(PCIE)、安全数字输入/输出卡(SD1)、通用串行总线(USB)等。
[0021]一种实施方式中，时钟信号]\031^(^1(_4与]\031^(^1(_8以及共同时钟信号MPLLCLK_COM的频率相同，均为300MHz。逻辑物理层LPHY以及跨时域数据传输模块TX⑶C为20位并行传输，则电子物理层EPHYA可实现6Gbps的高速串行传输。
[0022]图1实施方式并不意图限定电子物理层的数量、电子物理层连接的外接装置数量、以及电子物理层与逻辑物理层的相对布局。甚至，多个电子物理层的时钟信号允许是不同频率。假设电子物理层EPHYA的时钟信号MPLLCLK_A频率为300MHz，电子物理层EPHYB的时钟信号MPLLCLK_B频率为150MHz。在这里实施方式中，多工器ECLKMUX将不考虑时钟信号
的走线距离，而是以最高频的时钟信号为该共同时钟信号MPLLCLK_C0M。逻辑物理层LPHY包括分频器分频300Mz的该共同时钟信