高效率模拟电路版图设计流程方法
【技术领域】
[0001 ]本发明涉及高效率模拟电路版图布图方法.
【背景技术】
[0002]随着集成电路产业的发展传统的数字集成电路与模拟集成电路的分界也越来越模糊，模拟集成电路也越来越重要。在全定制设计中，一般的流程下是从底层的每个小的单元开始绘制，自下而上的一种设计。而在本设计流程中是自上而下和自下而上的一种结合，模拟电路版图设计过程中每个模块的布局与摆放位置是十分重要的，如果采用老式的设计流程方法，在层次化绘制版图的过程中可能会存在修改模块输入输出位置，模块形状大小的重复性工作，延缓设计进度。
[0003]申请号为201310196954.X其名称为“一种提高布图效率的模拟集成电路版图的设计方法”则在设计过程中考虑到了从顶层向下的设计理念，但也存在如下问题:在实际的电路版图设计过程中电路设计人员往往与版图设计人员在设计过程中存在交流不畅的问题，并且在自上而下的情况下需要对每个模块的面积在布局时有一个合理的预估。在没有约束的情况下，这些只能凭借设计人员的经验来进行判断，误差太大。面积过大，增加流片成本，面积过小，器件摆放不符合模拟设计规则，影响电路性能。
【发明内容】
[0004]本发明的目的是提供一种能够提高布图效率与电路性能的模拟集成电路设计方法。
[0005]为达到上述目的，本发明采用的技术方案是:
[0006]高效率模拟电路版图布图方法，包括以下步骤:
[0007]I)配置:根据设计需要，对已设计好的电路原理图中的器件(电阻、电容和MOS管)和线网配置约束，其中对器件的约束包括:矩阵操作约束、器件间相对位置关系约束和器件特殊电特性约束;对线网的约束包括:对BUS线的约束定义、敏感信号线的约束定义；
[0008]2)全芯片物理版图框图生成:
[0009]2.1)从芯片顶层按工艺器件库中器件的面积，根据原理图电路以及步骤I)所配置的器件和线网约束，估算全芯片底层面积，从而生成层次化全芯片的物理版图模块；
[0010]2.2)根据用户需求，在全芯片的物理版图模块中布设输入端口和输出端口，生成全芯片的物理版图框图；
[0011]3)全芯片的物理版图框图布局优化:先遵循配置约束，后遵循用户需要的原则进行优化:
[0012]3.1)将全芯片的物理版图框图各层间的数据BUS线、敏感信号线按照步骤I)中所配置的线网约束进行优化连接；
[0013]3.2)根据用户优化需求以及各个物理版图框图在全芯片中所处的位置，完成各个物理版图框图和全芯片的电源地轨的规划；
[0014]4)底层优化:
[0015]根据步骤2)布设的输入端口和输出端口将全芯片物理版图框图的底层器件之间以及器件与输入端口或输出端口之间进行连线并且优化，最终获得全芯片物理版图。
[0016]还包括步骤5)验证，具体为:
[0017]对所述的全芯片物理版图完成的版图设计规划检查和电路版图一致性检查。
[0018]还包括步骤6)仿真，具体为:
[0019]6.1)对输入端口和输出端口加节点信号，采用寄生参数提取工具对全芯片物理版图提取寄生参数，后生成带有寄生参数的电路网表；
[0020]6.2)对电路网表进行仿真；
[0021]若电路网表通过仿真，则全芯片物理版图满足电路指标；
[0022]若电路网表未能通过仿真，则需要返回步骤3)，直至通过仿真。
[0023]由于上述方案的运用，本发明与现有技术相比有以下优点:
[0024]本发明在电路设计初期加强了电路与版图设计人员的交流与协作。利用在设计初期对电路添加的约束，可对版图设计从顶层模块的布局到底层模块中器件与线网的布局进行控制。把集成电路版图设计工作从单一的版图设计延伸到电路设计中，吸收各自的优点，最大化的优化版图。使版图工程师在进行顶层模块布局时有充分可靠的依据，杜绝了由于模块面积估计不准确而造成的返工问题。另外还将版图设计工程师从对器件繁琐的布局过程和信号的输入输出端口位置选定的工作中解放出来，使版图工程师把主要精力放在整体模块的布局和模块里与模块间的布线上。与传统设计方法相比，减少了在模拟电路中对器件的位置布局和各个模块间电源地位置不合理等需要反复修改设计的现象，大大提高了设计效率。同时在设计全芯片的过程中严格按照在每个电路设计初期对电路添加的设计约束，进而大大减小了版图后仿结果与电路前仿结果的性能差距，改善了芯片性能。
【附图说明】
[0025]图1为本发明一种高效率模拟电路版图布图方法的流程图。
[0026]具体实施方法
[0027]下面结合图1所示对本发明进行进一步阐述。
[0028]实施例一:参见附图1所示。一种高效率模拟电路版图设计流程方法。用于把层次化的电路原理图转化为全芯片的物理版图。该设计方法如下步骤:
[0029]—种高效率模拟电路版图设计流程方法，用于将电路设计者对电路的特殊要求即约束添加进电路，在后端版图设计时即可通过所设置的约束快速对器件与线网进行编辑，以满足约束条件达到最初的电路设计者的要求，该设计方法包括:
[0030]I)电路原理图设计阶段约束的添加:在设计电路原理图之初由电路设计人员与版图设计人员共同在原理图阶段对器件和线网手动添加设计约束，其中的约束包括对器件的矩阵操作约束、对器件间相对位置关系约束、对器件特殊电特性约束等。对线网的约束包括:对BUS线的约束定义、敏感信号线的约束定义等。
[0031]2)全芯片物理版图的框图生成:引用电路设计所使用的工艺库器件并利用原理图电路与所添加的设计约束自动生成对应电路的模块布局版图，在此模块中对输入和输出端口进行布局后生成版图框图。此框图的大小面积即为版图的估算面积，该框图用于3)的版图顶层模块的布局。
[0032]3)全芯片布局设计:对所生成的版图框图在层次化下进行合理布局，使数据BUS线、时钟线、偏置等按照I)中所添加的线网约束进行最优连接，并且可根据自身情况优化各个模块的版图中所处的位置，完成各个模块和全芯片的电源地轨的规划。于此同时在底层模块可由他人开始对2)中所生成的含有输入输出端口和带约束器件的模块进行连线优化即完成4)-6)中的工作。
[0033]4)全芯片物理版图设计:在进行全局布局优化结束后，对完成层次化布局的模块按照电路图所添加的约束进行进一步的布局布线，完成芯片底层各个模块的版图，并最终获得全芯片物理版图。
[0034]5)物理验证:对所述的全芯片物理版图完成的版图设计规划检查和电路版图一致性检查。
[0035]6)参数提取和后仿:加节点信号，提取所述寄生参数后生成带有寄生参数的电路网表，对其进行仿真;若通过所述仿真，则所述芯片的版图满足电路指标;若未能通过对其的仿真，则需要返回步骤3)-6)修改所述全芯片的物理版图，并在必要的情况下对步骤I)的约束做相应的修改与调整，直到通过所述仿真。
[0036]上述方法利用电路设计中添加器件线网约束，在电路设计初期加强了电路与版图设计人员的交流与协作。利用在设计初期加入的约束，对版图设计从顶层模块的布局到底层模块中器件与线网的布局进行控制。把集成电路版图设计工作从单一的版图设计延伸到电路设计中，吸收各自的优点，最大化的优化版图。使版图工程师在进行顶层模块布局时有充分可靠的依据，杜绝了由于模块面积估计不准确而造成的返工问题。另外还将版图设计工程师从对器件繁琐的布局过程和信号的输入输出位置选定的工作中解放出来，使版图工程师把主要精力放在整体模块的布局和模块里与模块间的布线上。与传统设计方法相比，减少了在模拟电路中对器件的位置布局和各个模块间电源地位置不合理等需要反复修改设计的现象，大大提高了设计效率。同时在设计全芯片的过程中严格按照在每个电路设计初期所制定的设计约束进而大大减小了版图设计后仿与电路前仿的性能差距，改善了芯片性能。
[0037]上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
【主权项】
1.高效率模拟电路版图布图方法，其特征在于:包括以下步骤: 1)配置:根据设计需要，对已设计好的电路原理图中的器件和线网配置约束，其中对器件的约束包括:矩阵操作约束、器件间相对位置关系约束和器件特殊电特性约束;对线网的约束包括:对BUS线的约束定义、敏感信号线的约束定义； 2)全芯片物理版图框图生成: .2.1)从芯片顶层按工艺器件库中器件的面积，根据原理图电路以及步骤I)所配置的器件和线网约束，估算全芯片底层面积，从而生成层次化全芯片的物理版图模块； .2.2)根据用户需求，在全芯片的物理版图模块中布设输入端口和输出端口，生成全芯片的物理版图框图； 3)全芯片的物理版图框图布局优化:先遵循配置约束，后遵循用户需要的原则进行优化: .3.1)将全芯片的物理版图框图各层间的数据BUS线、敏感信号线按照步骤I)中所配置的线网约束进行优化连接； .3.2)根据用户优化需求以及各个物理版图框图在全芯片中所处的位置，完成各个物理版图框图和全芯片的电源地轨的规划； 4)底层优化: 根据步骤2)布设的输入端口和输出端口将全芯片物理版图框图的底层器件之间以及器件与输入端口或输出端口之间进行连线并且优化，最终获得全芯片物理版图。2.权利要求1所述的高效率模拟电路版图布图方法，其特征在于:还包括步骤5)验证，具体为: 对所述的全芯片物理版图完成的版图设计规划检查和电路版图一致性检查。3.根据权利要求2所述的高效率模拟电路版图布图方法，其特征在于:还包括步骤6)仿真，具体为: .6.1)对输入端口和输出端口加节点信号，采用寄生参数提取工具对全芯片物理版图提取寄生参数，后生成带有寄生参数的电路网表； .6.2)对电路网表进行仿真； 若电路网表通过仿真，则全芯片物理版图满足电路指标； 若电路网表未能通过仿真，则需要返回步骤3)，直至通过仿真。
【专利摘要】本发明涉及高效率模拟电路版图布图方法，包括(1)在电路原理图中配置对器件以及线网的约束，(2)全芯片物理版图框图生成，(3)根据层次化全芯片的框图进行全芯片布局设计：(4)全芯片版图设计：在完成全芯片布局的前提下，按照既定的输入、输出方向的要求，对底层模块、进行版图绘制。本发明从顶层布局与底层绘制同时开展，双管齐下进行设计，高质高量获得全芯片物理版图。本发明能够提高布图效率与后仿通过率，简化了设计流程，提高了流片成功率。
【IPC分类】G06F17/50
【公开号】CN105574245
【申请号】CN201510925782
【发明人】邵刚, 田泽, 刘敏侠, 刘颖, 王晋
【申请人】中国航空工业集团公司西安航空计算技术研究所
【公开日】2016年5月11日
【申请日】2015年12月11日