高速海量数据存储系统的制作方法
【技术领域】
[0001]本发明属于数字信号处理领域，尤其涉及一种高速海量数据存储系统。
【背景技术】
[0002]数据采集与存储设备在雷达、图像处理、航空等领域应用广泛，模数转换器件(ADC)性能的快速提升使得数据采集技术发展迅猛，这对数据存储设备的容量和带宽等性能提出了更高的要求，此外，存储设备的功耗、体积也是重点考虑的因素。基于磁盘的存储设备由于体积较大、功耗高、环境适应性差，不适合在恶劣复杂环境下应用。而Flash作为一种新兴半导体存储器件具有非易失、功耗低、无噪音、体积小、重量轻、可靠性高等优点，已逐渐取代磁盘，成为嵌入式复杂环境下数据存储设备的首选存储介质。当前主流的基于Flash的一种高速海量存储模块，虽普遍采用多芯片并行的基本思想来提高数据存储速度，但其性能还无法满足一些更高速数据记录场合的需求，并且许多存储模块的对外高速接口为专用非标准接口，在构建存储系统时，可扩展性和通用性受到一定限制。
【发明内容】
[0003]本发明的技术效果能够克服上述缺陷，提供一种高速海量数据存储系统，以满足对存储模块存储带宽高，存储容量大及可扩展性强的需求。
[0004]为实现上述目的，本发明采用如下技术方案:其包括NAND Flash阵列、FPGA、DSP、以太网PHY、DDR2SDRAM、CPCI JUZD高速连接器，FPGA分别与NAND Flash阵列、DSP电连接，DSP分别与以太网PHY、DDR2SDRAM、CPCI JUZD高速连接器通信，其中NAND Flash阵列采用空间并行与时间并行的方法来拓宽存储带宽，DSP为DDR2SDRAM提供了标准高速接口，且其通过EMIF总线与FPGA相连；DSP接收外部主控端指令，然后将指令传达给FPGA，最终由FPGA根据具体指令控制NAND Flash阵列采取相应的操作。
[0005]高速海量存储模块采用多路总线多组NAND Flash阵列存储结构。NAND型Flash以页为基本单元进行存储，以块为基本单元进行擦除，具有很快的写(编程)和擦除速度，尤其适合数据的顺序存取。其存储模块物理结构主要由NAND Flash阵列、大规模FPGA、高性能DSP和各类板载连接器组成。
[0006]存储模块主要采用空间并行与时间并行的方法来拓宽存储带宽。
[0007]NAND Flash阵列由96片高密度的NAND Flash存储芯片分组互联而成，并且其硬件上兼容2GB/4GB/8GB容量存储芯片，可实现总容量为192GB、384GB、768GB的数据存储空间；96片存储芯片在结构上以8片为单位按位扩展构成一组，共分为12个芯片组，每3组共享I套数据存储总线，形成4路并行总线结构。
[0008]DSP 采用 TMS320C6455 型号。
[0009]存储模块对外高速接口采用串行Rapid1协议标准，具有良好的系统级扩展性与通用性。
【附图说明】
[0010]图1为本发明的存储模块结构框图。
【具体实施方式】
[0011]以NAND Flash作为存储介质的存储模块物理结构上采用标准CPCI6U板型，主要由NAND Flash阵列、大规模FPGA、高性能DSP和各类板载连接器组成，其结构框图如图1所示。NAND Flash阵列和FPGA共同构成了存储模块的核心单元。NAND Flash阵列由96片高密度的NAND Flash存储芯片分组互联而成，并且其硬件上兼容2GB/4GB/8GB容量存储芯片，可实现总容量为192GB、384GB、768GB的数据存储空间。96片存储芯片在结构上以8片为单位按位扩展构成一组，共分为12个芯片组，每3组共享I套数据存储总线，形成4路并行总线结构。大规模FPGA主要充当Flash阵列控制器的作用，以便对各个存储芯片组进行数据读写和擦除等控制操作。高性能DSP选用TI公司的定点处理器一TMS320C6455，其工作主频高达IGHz，并且拥有丰富的外设接口。对于Flash存储模块，C6455主要功能包括:(I)实现存储模块的各种对外标准接口，包括串行Rapid1(SR1)接口、PCI接口和以太网接口 ；(2)实现高速数据的缓存、转发以及存取管理功能。
[0012]单个NAND Flash芯片其数据存取速率很慢，远远不能满足高速存储的需求，但可以通过采用空间并行与时间并行的方法来拓宽存储带宽。
[0013](I)空间并行
[0014]即在空间上将多片Flash存储芯片并联，通过多片并行访问提高存储带宽。存储模块中将8片位宽为8bit的Flash芯片并行扩展，构成位宽为64bit的Flash芯片组，这样可使存储带宽提高为原来的8倍。
[0015](2)时间并行
[0016]时间并行主要采用流水线技术实现。NAND Flash数据存储过程一般包括2个阶段:第I阶段进行数据加载，即数据通过I/o端口写入页寄存器；第2阶段进行页编程，即将页寄存器的数据存入存储单元。典型的页编程时间一般为200 μ S，在这期间内NAND Flash无法响应外部任何控制命令，也无法接收数据。因此，可以充分利用存储模块中每个Flash芯片组页编程时间的间隙对其他空闲的芯片组进行数据写入操作，达到流水并行的存储效果，从而大大提高访问速度。
[0017]由存储模块的结构可知，C6455是实现其高速存储接口的核心器件，对外其为存储模块提供了标准高速接口即SR1接口，对内它又通过其EMIF总线与Flash阵列控制器(FPGA)相连，即C6455担当了存储模块外部数据源与内部Flash阵列进行高速数据交换的枢纽。若考虑使C6455的SR1接口仅工作在常用的2.5Gb/s波特率下，4x的SR1链路理论传输带宽为lGB/s，由于SR1协议开销，实际传输带宽也在600MB/S以上；而C6455的EMIF总线为64bit的并行总线，若设定总线工作频率10MHz (最高可166MHz)，则EMIF总线传输带宽可达到800MB/S。因此，综合C6455的SR1和EMIF两部分接口的传输带宽来看，一般工作模式下存储模块数据接口带宽至少在600MB/S以上，设计上完全可与Flash阵列的存储带宽相匹配。
[0018]Flash存储模块需要在外部指令的控制下完成数据的记录、回读和擦除等操作。基本的控制流程是:DSP接收外部主控端指令，然后将指令传达给FPGA，最终由FPGA根据具体指令控制NAND Flash阵列采取相应的操作。可见DSP作为存储模块的接口芯片不仅与外部交换高速数据，而且负责接收外部主控端指令，即数据流与指令流都经过DSP。对各项参数初始化操作后，DSP便进入空闲等待指令中断状态。DSP的指令中断源可以根据实际应用需要有多种选择，例如可以是上位机的PCI中断，也可以是外部SR1节点的门铃中断。DSP进入中断后，根据具体的标志判断指令类型，然后进入到相应的操作过程中。DSP执行擦除、记录和回读3种主要操作的工作流程。
【主权项】
1.一种高速海量数据存储系统，其特征在于，包括NAND Flash阵列、FPGA、DSP、以太网PHY、DDR2SDRAM、CPCI JU ZD 高速连接器，FPGA 分别与 NAND Flash 阵列、DSP 电连接，DSP分别与以太网PHY、DDR2SDRAM、CPCI Jl、ZD高速连接器通信，其中NAND Flash阵列采用空间并行与时间并行的方法来拓宽存储带宽，DSP为DDR2SDRAM提供了标准高速接口，且其通过EMIF总线与FPGA相连；DSP接收外部主控端指令，然后将指令传达给FPGA，最终由FPGA根据具体指令控制NAND Flash阵列采取相应的操作。2.根据权利要求1所述的高速海量数据存储系统，其特征在于，NANDFlash阵列由96片高密度的NAND Flash存储芯片分组互联而成，并且其硬件上兼容2GB/4GB/8GB容量存储芯片，可实现总容量为192GB、384GB、768GB的数据存储空间；96片存储芯片在结构上以8片为单位按位扩展构成一组，共分为12个芯片组，每3组共享I套数据存储总线，形成4路并行总线结构。3.根据权利要求1所述的高速海量数据存储系统，其特征在于，DSP采用TMS320C6455型号。
【专利摘要】本发明属于数字信号处理领域，本发明的高速海量数据存储系统，包括NAND？Flash阵列、FPGA、DSP、以太网PHY、DDR2？SDRAM、CPCI？J1、ZD高速连接器，FPGA分别与NAND？Flash阵列、DSP电连接，DSP分别与以太网PHY、DDR2？SDRAM、CPCI？J1、ZD高速连接器通信，其中NAND？Flash阵列采用空间并行与时间并行的方法来拓宽存储带宽，DSP为DDR2？SDRAM提供了标准高速接口，且其通过EMIF总线与FPGA相连；DSP接收外部主控端指令，然后将指令传达给FPGA。本发明具有良好的系统级扩展性与通用性。
【IPC分类】G06F13/42, G06F3/06
【公开号】CN105630400
【申请号】CN201410607336
【发明人】窦俊, 吕华平
【申请人】江苏绿扬电子仪器集团有限公司
【公开日】2016年6月1日
【申请日】2014年11月1日