可编程逻辑器件图形绘制方法及装置的制造方法
【技术领域】
[0001]本发明涉及可编程逻辑器件领域，具体涉及一种可编程逻辑器件图形绘制方法及
目.0
【背景技术】
[0002]现场可编程逻辑阵列(Field Programmable Gate Arrays即FPGA)是一种预先做好的硅器件，是一种典型的可编程逻辑器件，它能通过编程而实现几乎所有类型的数字电路或者数字系统。由大量的逻辑块、存储器、DSP(Digital Signal Processor，数字信号处理器)来实现。由于FPGA是可编程的器件，所以其电路设计软件(Electronic DesignAUtomat1n，EDA)尤为重要，其中，布局规划、映射、布局和布线是芯片逻辑的主要流程。
[0003]EDA作为芯片设计软件，必然需要根据模型抽象出FPGA逻辑门的逻辑结构和布线的方式以及时序等信息，使得设计更加直观易懂。FPGA大量的逻辑门和海量的线路对整个芯片在EDA中展示有着很高的性能要求。因此，为了提高这些大量图形元素在EDA中的绘制速度，设计者更加准确、流畅的操作逻辑对象，需要更加高效的图形模型和绘制方法。现有方法中对于大量图形对象的采取的办法是全部绘制或者进行抽样绘制。抽样绘制即为了提高效率大部分的内容不进行绘制，只绘制认为感兴趣的部分，这样做的好处是能加快绘制速度，提高响应速度。然而，现有的方法如果全部绘制，则大量图形情况下响应很慢，甚至出现卡顿、闪屏现象，绘制效率低，且用户体验不好;而抽样绘制，只绘制部分对象，则缺乏整体感，用户所关注的对象存在缺失，不利于设计者进行很好的设计。
【发明内容】
[0004]本发明要解决的主要技术问题是，提供一种可编程逻辑器件图形绘制方法及装置，解决现有FPGA图形全部绘制时存在的响应慢、效率低，用户体验满意度差，而抽样绘制时又会导致缺乏整体感，不利于设计者设计的问题。
[0005]为解决上述技术问题，本发明提供一种可编程逻辑器件图形绘制方法，包括:
[0006]构建可编程逻辑器件当前待绘制区域的基础元素层，所述基础元素层包含所述可编程逻辑器件当前待绘制区域的所有元件和以及各元件之间的所有连接线路；
[0007]从所述基础元素层选择出所述可编程逻辑器件当前待绘制区域的设计元素构成电路设计层;所述设计元素包括当前设计电路在所述可编程逻辑器件当前待绘制区域所用到的所有目标元件以及所述各目标元件之间的当前用到的目标连接线路。
[0008]在本发明的一种实施例中，构建所述可编程逻辑器件当前待绘制区域的基础元素层包括:
[0009]根据所述可编程逻辑器件的区域与元件对应关系库，构建所述可编程逻辑器件当前待绘制区域的基础元件层;所述区域与元件对应关系库包含可编程逻辑器件各区域包含的元件以及各元件的位置信息；
[0010]根据所述可编程逻辑器件的区域与线路对应关系库，构建所述可编程逻辑器件当前待绘制区域的基础线路层，所述区域与元件对应关系库包含可编程逻辑器件各区域的各元件之间的所有线路连接关系；
[0011]将所述基础元件层与所述基础线路层叠加得到包含所述可编程逻辑器件当前待绘制区域所有元件以及各元件之间所有连接线路的基础元素层。
[0012]在本发明的一种实施例中，从所述基础元素层选择出所述可编程逻辑器件当前待绘制区域的设计元素构成电路设计层包括:
[0013]根据预设的元件设计表从所述基础元件层中选择出当前设计电路所用到的所有目标元件构成设计元件层；
[0014]根据预设的线路设计表从所述基础线路层中选择出所述各目标元件之间当前用到的目标连接线路构成设计线路层；
[0015]将所述设计元件层和设计线路层叠加得到包含所述可编程逻辑器件当前待绘制区域所用到的所有目标元件以及所述各目标元件之间的当前用到的目标连接线路的电路设计层。
[0016]在本发明的一种实施例中，还包括:
[0017]根据用户的对象选择指令从所述电路设计层中选中对应的目标对象构成选中对象层，所述目标对象包含目标元件和/或目标连接线路；
[0018]根据用户的更新指令对所述目标对象进行更新。
[0019]在本发明的一种实施例中，所述基础元件层、基础线路层、设计元件层、设计线路层和选中对象层从下往上依次叠加。
[0020]在本发明的一种实施例中，还包括:
[0021]根据层更新指令从所述基础元件层、基础线路层、设计元件层、设计线路层和选中对象层中选中待更新的目标层；
[0022]删除选中的目标层以及目标层以上的层，并根据所述层更新指令中的更新策略对所删除的层进行重构。
[0023]在本发明的一种实施例中，还包括:
[0024]当所述基础元素层和所述电路设计层发生平移且平移后至少一部分仍保留时，在平移后的至少一部分空白区域构建所述可编程逻辑器件对应待绘制区域的基础元素层和电路设计层，并与所述保留部分的基础元素层和电路设计层进行拼接。
[0025]为了解决上述问题，本发明还提供了一种可编程逻辑器件图形绘制装置，包括:
[0026]基础元素层构建模块，用于构建可编程逻辑器件当前待绘制区域的基础元素层，所述基础元素层包含所述可编程逻辑器件当前待绘制区域的所有元件和以及各元件之间的所有连接线路；
[0027]电路设计层构建模块，用于从所述基础元素层选择出所述可编程逻辑器件当前待绘制区域的设计元素构成电路设计层;所述设计元素包括当前设计电路在所述可编程逻辑器件当前待绘制区域所用到的所有目标元件以及所述各目标元件之间的当前用到的目标连接线路。
[0028]在本发明的一种实施例中，所述基础元素层构建模块包括基础元件层构建子模块、基础线路层构建子模块和第一叠加子模块；
[0029]所述基础元件层构建子模块用于根据所述可编程逻辑器件的区域与元件对应关系库，构建所述可编程逻辑器件当前待绘制区域的基础元件层;所述区域与元件对应关系库包含可编程逻辑器件各区域包含的元件以及各元件的位置信息；
[0030]所述基础线路层构建子模块用于根据所述可编程逻辑器件的区域与线路对应关系库，构建所述可编程逻辑器件当前待绘制区域的基础线路层，所述区域与元件对应关系库包含可编程逻辑器件各区域的各元件之间的所有线路连接关系；
[0031]所述第一叠加子模块用于将所述基础元件层与所述基础线路层叠加得到包含所述可编程逻辑器件当前待绘制区域所有元件以及各元件之间所有连接线路的基础元素层。
[0032]在本发明的一种实施例中，所述电路设计层构建模块包括设计元件层构建子模块、设计线路层子模块和第二叠加子模块；
[0033]所述设计元件层构建子模块用于根据预设的元件设计表从所述基础元件层中选择出当前设计电路所用到的所有目标元件构成设计元件层；
[0034]所述设计线路层子模块用于根据预设的线路设计表从所述基础线路层中选择出所述各目标元件之间当前用到的目标连接线路构成设计线路层；
[0035]所述第二叠加子模块用于将所述设计元件层和设计线路层叠加得到包含所述可编程逻辑器件当前待绘制区域所用到的所有目标元件以及所述各目标元件之间的当前用到的目标连接线路的电路设计层。
[0036]在本发明的一种实施例中，还包括选中层构建模块和对象更新模块；
[0037]所述选中层构建模块用于根据用户的对象选择指令从所述电路设计层中选中对应的目标对象构成选中对象层，所述目标对象包含目标元件和/或目标连接线路；
[0038]所述对象更新模块用于根据用户的更新指令对所述目标对象进行更新。
[0039]在本发明的一种实施例中，还包括层更新模块和重构模块;所述基础元件层、基础线路层、设计元件层、设计线路层和选中对象层从下往上依次叠加；
[0040]所述层更新模块用于根据层更新指令从所述基础元件层、基础线路层、设计元件层、设计线路层和选中对象层中选中待更新的目标层；
[0041]所述重构模块用于删除选中的目标层以及目标层以上的层，并根据所述层更新指令包含的更新策略对所删除的层进行重构。
[0042]在本发明的一种实施例中，还包括拼接模块，用于当所述基础元素层和所述电路设计层发生平移且平移后至少一部分保留时，在平移后的至少一部分空白区域构建所述可编程逻辑器件对应待绘制区域的基础元素层和电路设计层，并与所述保留部分的基础元素层和电路设计层进行拼接。
[0043]本发明的有益效果是:
[0044]本发明提供的可编程逻辑器件图形绘制方法及装置，在对如FPGA等可编程器件进行图形绘制时，先构建可编程逻辑器件当前待绘制区域的基础元素层，所构建的基础元素层包含可编程逻辑器件当前待绘制区域的所有元件和以及各元件之间的所有连接线路，该基础元素层显示级别低，修改频率低、更新对象数量多，因此作为底层的基础层;然后再根据当前设计电路从基础元素层选择出当前待绘制区域所用到的所有目标元件以及各目标元件之间的当前用到的目标连接线路构成电路设计层;这样就完成了可编程逻辑器件图形的一次绘制。采用本发明提供的方案至少具备以下好处:
[0045]本发明提供的方案采用分层绘制，先构建得到包含所有基础元素的基础元素层，然后再根据当前设计选中所涉及到的目标元件及当前用到的目标连接线路即可得到设计电路，因此在绘制不同设计电路时，可以通过在基础元素层基础上选择不同设计电路对应的目标元