用于未匹配信号接收器的周期训练的制作方法
【技术领域】
[0001] 本发明的实施例一般设及存储器装置写入，并且更特别地设及用于在未匹配的体 系结构中进行写入的定时控制的周期训练。
[0002] 版权通告/许可
[0003] 本专利文档的公开的部分可包含受到版权保护的材料。版权所有者对由专利文档 或专利公开中的任何人的复制没有异议，因为其出现在专利和商标局专利文件或记录中， 但无论如何W其他方式保留所有版权权利。版权通告应用于如下文所述所有数据，和关于 运个的附图，W及下面描述的任何软件:版权^2013,英特尔公司，保留所有权利。
【背景技术】
[0004] 主机平台上的组件之间的通信对电子装置的操作是必要的。然而，多种条件影响 组件之间高速通信的定时，诸如溫度改变和电压变化。通常，不同的组件之间的通信能够被 称为1/〇(输入/输出），并且由标准(例如，在存储器子系统的组件之间）频繁地管理。I/O标 准能够设及I/O功率、I/O延迟和I/O频率的性能特性。I/O性能设置的标准或标称值被设置 为能够跨不同的系统为了兼容性和互操作性所实现的值。通常，功率和延迟之间存在权衡。 因此，使用严格定时参数能够降低功率，但导致I/O延迟更负面地受溫度、电压和过程变化 影响。
[0005] 在存储器子系统中，通常使用匹配的体系结构，其中数据路径(DQ)和数据选通路 径化QS)由匹配的连续时间放大器来放大。图IA为已知匹配接收器电路的框图。在匹配的体 系结构102中，数据路径的放大器122被匹配至选通路径的放大器124和时钟分布网络130。 数据路径包括数据输入DQ [ 7:0 ]，其利用内部化ef信号110输入至放大器122。数据选通路径 包括用于P型装置(DQS_P)的选通W及用于n型装置的选通(DQS_N)的输入。放大器124馈送 至时钟分布网络130中，其提供网络W将时钟信号在同一时间分发至多个接收装置。特别示 出的是转向到采样电路140的元件142和144的信号。
[0006] 相比于使用匹配的体系结构，使用未匹配的体系结构能够改进接收器的功率和性 能。图IB为已知未匹配接收器电路的框图。在未匹配的体系结构104中，数据(DQ)电压在板 处直接采样。在采样之后，系统能够放大信号而没有对于匹配的体系结构102所需要的严格 的定时约束。即，放大能够在整个UI(单元间隔）或可能更多上发生。因此，未匹配接收器的 增益/带宽需求低于匹配接收器的增益/带宽需求。如所图示，DQ[7:0]和内部化ef 110直接 馈送至采样电路160的元件162和164dDQS路径仍需要连续时间放大器，放大器126,但DQS上 的摆动通常大于DQ的摆动，其意味着更低的增益放大器126能够被使用，因为其不需要与数 据路径的高增益放大器匹配。
[0007] 相对于匹配的体系结构102,未匹配的体系结构104改进特定接收器带宽和电压灵 敏度，但降低了定时控制。DQS和DQ路径上的延迟在未匹配的体系结构104中没有被自补偿。 因此，Tdqs中或通过时钟分布网络130传播选通信号的时间的任何改变将直接降低接收器定 时预算。现有训练能够纠正定时一次，但来自训练位置的任何漂移将直接影响定时裕度。漂 移能够跨电压、溫度和/或老化发生，运将降低定时裕度并且可能造成链路失败。
[000引周期训练是已知的，其中训练数据跨链路被写入（例如，从存储器控制器到DRAM (动态随机存取存储器））并且被检查误差。然而，周期训练承受着复杂度和总线带宽的负 载。另外地，如果大量采样被平均，则训练将会最有效，但平均更多的采样直接与性能需求 和反馈环带宽冲突。此外，由于现有训练方法的反馈环的迭代特性，已知周期训练固有地较 慢。
【附图说明】
[0009] 下面描述包括具有通过本发明的实施例的实现的示例来给出的说明的附图的讨 论。附图应当通过示例，而不是通过限制来理解。如本文所使用的，对一个或多个"实施例" 的提及应理解为描述包括于本发明的至少一个实现中的特定特征、结构和/或特性。因此， 本文出现的短语例如"在一个实施例中"或"在备选实施例中"描述了本发明的多种实施例 和实现，并且不一定全部指代相同的实施例。然而，他们也不一定相互排斥。
[0010] 图IA是已知匹配的接收器电路的框图。
[0011] 图IB是已知未匹配的接收器电路的框图。
[0012] 图2是具有在训练信号上执行误差检查的未匹配的接收器电路的系统的实施例的 框图。
[0013] 图3是具有未匹配的接收器电路和在接收的训练信号中对误差计数的误差检查电 路的系统的实施例的框图。
[0014] 图4是系统的实施例的框图，其基于从传送器发送至接收器的训练信号中的误差 检测来调整I/O操作。
[0015] 图5是用于在接收的训练信号中检测误差的操作定时的实施例的定时图。
[0016] 图6A是在接收的训练信号中检查误差的过程的实施例的流程图，其中误差检查由 接收装置执行。
[0017] 图6B是在接收的训练信号中检查误差的过程的实施例的流程图，其中误差检查由 传送装置执行。
[0018] 图7是其中能够实现接收信号误差检查的计算系统的实施例的框图。
[0019] 图8是其中能够实现接收信号误差检查的移动装置的实施例的框图。
[0020] 某些细节和实现的描述如下，包括附图的描述，其可描述一些或所有下面描述的 实施例，W及讨论了本文提出的创造性概念的其他潜在实施例或实现。
【具体实施方式】
[0021] 如本文所描述的，在训练状态或训练模式期间，存储器子系统的周期训练被执行。 在一个实施例，训练状态处于存储器装置的刷新周期期间。存储器装置和/或存储器控制器 能够确定何时将存储器装置放置于训练状态或训练模式，W降低训练的性能效果。因此，存 储器子系统能够在不影响存储器装置性能或对性能有较低的影响的时间期间训练1/〇(输 入/输出）。例如，如果训练在存储器装置的刷新状态期间被执行，可能对性能没有影响，因 为没有读或写命令在刷新期间被发出至存储器设备。
[0022] I/O参数基于在接收的训练信号中检测到的误差的数量来调整。控制器装置发送 训练信号，并且存储器装置采样训练信号。控制器能够为中央处理单元(CPU)、存储器控制 器或系统中的其他处理器。存储器装置能够为单个装置或W与其他存储器装置并行来配 置。基于在接收的训练信号中检测到的误差的数量，系统能够调整至少一个I/O参数。控制 器或存储器装置能够根据系统的配置执行误差检测。控制器的I/O参数或存储器装置的I/O 参数能够根据系统的配置来调整。
[0023] 通过跟踪误差和响应于跟踪的误差调整至少一个I/O参数，系统能够周期性地跟 踪在时间上关联于采样选通信号，TDQS的定时中的漂移。周期性补偿能够允许系统保持采 样选通信号(DQS化数据信号(DQ)的眼部的中间。周期性补偿训练应当理解为补充性的，并 且是DQ眼部上的DQS信号的初始训练或中屯、之外的训练。初始训练通常经由BI0S(基本输 入/输出系统)过程执行，BIOS(基本输入/输出系统)过程引导(boot)和初始化存储器装置 和控制器所位于的系统。因此，初始训练能够被假设完成，并且周期补偿训练能够跟踪并补 偿Tdqs中的漂移。漂移通常由于环境条件的改变而发生，例如在系统的操作期间溫度和/或 电压改变。另外地，设备的老化能够导致设备的性能改变。
[0024] 当周期训练用于确定漂移时，代替进行初始化训练，系统能够使用简单训练模式 (例如，1010)用于周期训练。简单训练模式应当足W识别选通信号中相对于数据信号的漂 移。在一个实施例中，控制器或传送装置控制训练操作。控制器能够单独跟踪提供在关于数 据信号的信息的值。在一个实施例中，系统采用相位插值W细分在系统时钟的每个相位期 间发生的活动。运些值提供关于时钟周期内数据信号和/或选通信号的具体位置的信息。用 于跟踪相位的逻辑能够称为相位插值器(PI)，并且获取自该逻辑的值能够称为PI值。典型 细分能够为8、16或32,但是其他二进制值也能够使用。
[0025] 在一个实施例中，控制器单独跟踪两个PI值。一个PI指示正常操作的条件，并表示 最坏情况训练模式的眼部中屯、（例如，如初始化训练期间所确定）。第二PI值指示关于用于 跟踪眼部边缘的周期训练的条件。在周期训练期间，控制逻辑(例如，在控制器处、在存储器 装置处，或某一组合）能够检测DQ边缘相对于在前存储值移动了多少。基于边缘移动了多 少，控制逻辑能够确定如何偏移DQ中屯、值。如果DQ边缘基于训练模式，则其应当准确地捕获 平均DQ移动。即使使用简单训练模式运也是成立的，因为其还应指示关于数据总线上的更 复杂模式的平均移动（例如，更复杂的模式例如随机、LFSR(线性偏移反馈寄存器）、受干扰 对象的干扰源(Victim Aggressor)，奇偶模式等）。
[0026] 通过利用周期训练跟踪数据眼的随时间的眼部边缘漂移或移动，系统能够监测从 控制器到存储器装置的I/O接口的写入路径。该监测能够提供关于I/O接口的性能的细节。 当在刷新或在I/O接口 W其它方式空闲时的一些其他特殊训练时间期间提供时，系统能够 生成足够的样本W平均来W对有效总线带宽最小影响过滤误差噪声。
[0027] 在一个实施例中，测试系统或测试引擎能够用于测试存储器子系统，并且更特别 地，平台组件(例如，处理器、存储器控制器)和存储器装置之间的1/〇(输入/输出）接口或通 信。该测试能够实现所描述的周期测试。使用具有调度器或等同逻辑的存储器控制器的任 何存储器子系统能够实现测试引擎的至少一个实施例。本文对存储器装置的参考能够包括 不同的存储器类型。例如，存储器子系统通常使用DRAM,其为本文描述的存储器装置的一个 示例。因此，本文描述的测试引擎与多个存储器技术中任意兼容，例如DDR3(双数据速率版 本3 JEDEC(联合电子装置工程师委员会)2007年6月27日原始发布（当前为第21版））、孤R4 (抓R版本4，初始规范由JEDEC发布于2012年9月）、LPDDR4 (低功率双数据速率版本4，由 J抓EC开发的规范，与本申请的