一种数字整形电路的制作方法
【技术领域】
[0001]本发明涉及解码技术和数字电路技术领域，尤指一种数字整形电路。
【背景技术】
[0002]非接触式集成电路(Integrated Circuit Card，简称为:IC)卡已经普遍应用于用户的日常生活中，例如各种类型的公交卡、居民健康卡、身份证卡、金融IC卡、近场通信(Near Field Communi cat 1n，简称为:NFC)设备和射频识别(Rad1 FrequencyIdentif icat 1n，简称为:RFID)电子标签等。
[0003]国际标准化组织(Internat1nalOrganisat1n for Standardisat1n，简称为:ISO)和国际电子技术委员会(Internat1nal Electrotechnical Commiss1n，简称为:IEC)制定了非接触式IC卡的国际标准，即IS0/IEC14443协议。以IS0/IEC14443协议中的定义的TPYEA型卡为例予以说明，在TPYEA型卡与读卡器的信息交互中，读卡器以修正密勒码(也称延迟调制码)的格式下发数据信息;在信息的下行通路中，修正密勒码的质量受诸多因素的影响，如场强是否稳定、模拟电路解调是否准确、速率的差异等，通常地，受上述各种因素的影响，信息到达TPYEA型卡的芯片内部后，信息质量会降低，表现为密勒编码的低电平(pause)会被扩展、被压缩或者解调生成伪低电平，从而导致解码错误。显然地，非接触通信相对于接触通信来说，容易受到环境的干扰，稳定性较差，因此，如何在复杂的环境中实现非接触式IC卡的准确解码是目前亟需解决的问题。
[0004]现有技术中对非接触式IC卡的解码普遍存在解码电路的容错能力较差，以及解码电路防伪低电平的能力较差的问题。
【发明内容】
[0005]为了解决上述技术问题，本发明提供了一种数字整形电路，以解决现有技术中对非接触式IC卡的解码普遍存在解码电路的容错能力较差，以及解码电路防伪低电平的能力较差的问题。
[0006]第一方面，本发明提供的一种数字整形电路，包括:有效下降沿检测装置和低电平恢复装置；
[0007]所述有效下降沿检测装置用于根据模拟解调电路输出的解调包络信号和载波时钟对所述解调包络信号进行整形，对整形后得到的下降沿信号进行伪低电平滤除处理，输出有效下降沿信号，并将所述有效下降沿信号传输给所述低电平恢复装置；
[0008]所述低电平恢复装置用于根据所述有效下降沿信号和所述载波时钟，生成整形包络信号。
[0009]在第一方面的第一种可能的实现方式中，所述有效下降沿检测装置包括下降沿检测单元、伪低电平滤除单元和第一逻辑单元；
[0010]其中，所述下降沿检测单元包括第一寄存器、第二寄存器和第二逻辑单元，所述第一寄存器的输入包括所述载波时钟和所述解调包络信号，所述第二寄存器的输入包括所述载波时钟和所述第一寄存器输出的第一延时信号，所述第二逻辑单元的输入包括所述第一延时信号和所述第二寄存器输出的第二延时信号，所述第二逻辑单元的输出为对所述解调包络信号进行整形后的所述下降沿信号；
[0011]所述伪低电平滤除单元包括第一计数器和第三寄存器，所述第一计数器的输入包括所述载波时钟和所述第一逻辑单元的输出，所述第三寄存器的输入包括所述载波时钟和所述第一计数器输出的第一计数信号，所述第三寄存器的输出为滤伪低电平信号；
[0012]所述第一逻辑单元为第一与门，所述第一逻辑单元的输入包括所述滤伪低电平信号和所述下降沿信号，输出为所述有效下降沿信号。
[0013]根据第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第二逻辑单元包括或门和第二与门，所述或门的输入为所述第一延迟信号，所述第一与门的输入为所述第二延时信号和所述或门的输出，所述第二与门的输出为所述下降沿信号。
[0014]根据第一方面的第一种可能的实现方式，在第三种可能的实现方式中，所述第一计数器用于在每个有效下降沿信号到来时，对所述载波时钟进行预置数量的计数后，输出所述第一计数信号。
[0015]根据第一方面的第一种可能的实现方式，在第四种可能的实现方式中，所述第一计数器为6比特计数器。
[0016]在第一方面的第五种可能的实现方式中，所述低电平恢复装置包括第二计数器、第三逻辑单元和第四寄存器；
[0017]其中，所述第二计数器的输入包括所述有效下降沿信号和所述载波时钟，所述第三逻辑单元的输入包括所述有效下降沿信号、所述第二计数器输出的第二计数信号和所述第四寄存器的输出，所述第四寄存器的输入包括所述载波时钟和所述第三逻辑单元的输出，所述第四寄存器的输出为所述整形包络信号。
[0018]根据第一方面的第五种可能的实现方式，在第六种可能的实现方式中，所述第三逻辑单元包括第一或非门和第二或非门，所述第一或非门的输入包括所述第二信号和所述第四寄存器的输出，所述第二或非门的输入包括所述有效下降沿信号和所述第一或非门的输出，所述第二或非门的输出为所述第三逻辑单元的输出。
[0019]根据第一方面的第五种可能的实现方式，在第七种可能的实现方式中，所述第二计数器用于在每个有效下降沿信号到来时，对所述载波时钟进行预置数量的计数后，输出所述第二计数信号，其中，所述预置数量的载波时钟的计数时间为0.25比特传输持续的时间。
[0020]根据第一方面的第五种可能的实现方式，在第八种可能的实现方式中，所述第二计数器为4比特计数器。
[0021]根据第一方面、第一方面的第一种到第八种可能的实现方式中任意一种，在第九种可能的实现方式中，所述数字整形电路还包括速率选择装置，所述速率选择装置的输入包括所述整形包络信号、解调包络信号和速率选择信号，所述数字整形电路用于根据输入到所述速率选择装置中的速率选择信号，选择所述整形包络信号或所述解调包络信号，并通过所述速率选择装置输出所选择的包络信号。
[0022]本发明提供的数字整形电路，通过有效下降沿检测装置对模拟解调电路输出的解调包络信号进行整形，并滤除整形后的下降沿信号中的伪下降沿，得到有效下降沿信号，再通过低电平恢复装置进行低电平的恢复处理，可以获取到与原始包络信号接近程度较高的整形包络信号，实现了对解调包络信号去除伪低电平，从而获得接近理想要求的包络信号，滤除伪低电平的处理方式同时可以提高数字整形电路的容错能力;本发明解决了现有技术中对非接触式IC卡的解码普遍存在解码电路的容错能力较差，以及解码电路防伪低电平的能力较差的问题。
【附图说明】
[0023]附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
[0024]图1为本发明实施例提供