用于采用异步初始化的多寄存器的共用逻辑的制作方法

用于采用异步初始化的多寄存器的共用逻辑的制作方法
【专利摘要】提供了一种尽管寄存器不具有异步输入仍使得寄存器能够提供同步初始化能力和异步能力的控制电路。
【专利说明】
用于采用异步初始化的多寄存器的共用逻辑
技术领域
[0001]本发明通常涉及寄存器，并且更特别地涉及从控制电路接收门控时钟和控制信号的控制电路和对应的寄存器阵列。
【背景技术】
[0002]对于寄存器的芯片面积需求取决于它们的复杂性。如果寄存器相对简单，其可以采用较少晶体管构造并且因此需要较少芯片空间。另一方面，用户可以从寄存器要求更多功能，诸如时钟使能(CE)、同步置位/复位以及异步置位/复位能力。传统地使用相对较大数目的晶体管向寄存器提供该功能的充足集合。但是得到的设计继而后经受密度损失。此外，传统的寄存器通过将其寄存的输出信号循环用作随后响应于时钟而寄存的输入信号从而实施时钟使能功能。当去确立时钟使能信号时寄存器因此根据时钟事件而循环，这浪费了电能。
[0003]因此，在本领域需要更稳健的寄存器体系结构，其采用增大的密度和低功耗而提供了全套控制。
【附图说明】
[0004]图1A示出了根据本公开的一个实施例的控制电路和对应的寄存器阵列。
[0005]图1B是来自图1A中寄存器阵列的寄存器的框图。
[0006]图2是对于图1A的控制电路的电路图。
[0007]图3是对于图1B的寄存器的电路图。
[0008]图4是根据本公开实施例的控制电路和对应寄存器的多路复用系统的框图。
[0009]通过参照以下详细说明书最佳地理解本公开的实施例和它们的优点。应该知晓，相同的附图标记用于标识在一个或多个附图中示出的相同元件。
【具体实施方式】
[0010]现在将详细参照本发明的一个或多个实施例。尽管将参照这些实施例描述本发明，应该理解的是本发明不限于任何特定实施例。相反地，本发明包括可以落入所附权利要求精神和范围内的备选例、修改例和等价形式。此外，在以下说明书中，阐述多个特定细节以提供本发明的全面理解。可以不采用这些特定细节的一些或全部而实施本发明。在其他情形中，尚未详细描述已知的结构和操作原理以避免模糊本发明。
[0011]为了提高密度，提供了一种驱动控制信号的集合至寄存器群组的控制电路。因此由对应的寄存器群组共用控制信号。以该方式，跨寄存器群组地分摊了对于控制电路的芯片面积需求。可以因此简化每个寄存器，并且每个寄存器要求较少芯片面积，使得不论对于控制电路的芯片面积要求，与传统寄存器体系结构相比都改进了由控制电路和对应的寄存器群组所形成系统的整体密度。
[0012]关于其功能，每个寄存器被配置为仅具有同步置位/复位能力。因此没有去往寄存器的时钟使能输入，寄存器也不包括异步置位/复位控制信号输入。每个寄存器包括主锁存器和从锁存器。当其位于寄存器的数据输入和从锁存器之间时，主锁存器认为是“主”的。从锁存器可以因此仅锁存来自对应的主锁存器的输出信号。相反地，主锁存器可以锁存去往寄存器的数据输入信号以便于随后向其从锁存器提供输出信号。响应于接收系统时钟输入，控制电路向寄存器和从锁存器提供主时钟。为了有利地节省电能，控制电路通过响应于接收到去确立时钟使能信号而选通主时钟和从时钟从而实施时钟使能功能。
[0013]当去确立时钟使能信号时，控制信号阻止主和从时钟循环，使得寄存器不浪费电能。相反地，传统时钟被配置为使能寄存器以通过将其寄存的输出信号再循环作为响应于主和从时钟再寄存的数据输入信号而实施时钟使能功能。在传统时钟使能寄存器中得到的传输门的导通和关断消耗了保存在此处所公开寄存器中的电能。相反地，当由控制电路响应于时钟使能信号的去确立而选通它们的主和从时钟时，在此所公开的寄存器并未浪费电會K。
[0014]控制电路响应于接收到输入初始化信号而产生双模式初始化信号。如在此所使用的那样，“初始化”是涉及对相关联寄存器的置位或复位操作的一般术语。在此将进一步解释说明寄存器在初始化操作中是否执行置位或复位。控制电路是可配置的，诸如响应于配置位信号，使得双模式初始化信号对应于同步初始化信号或异步初始化信号。如果控制电路被配置用于同步初始化以使得双模式初始化信号对应于同步初始化信号，则控制电路继续允许主和从时钟响应于系统时钟的循环而循环。取决于寄存器是否配置以响应于双模式初始化信号的确立而置位或复位，寄存器将随后响应于主和从时钟周期而置位或复位。就此而言，主锁存器在系统时钟周期的第一半中置位(或复位)，并且从锁存器在系统时钟周期的第二半中置位(或复位)。该复位或置位类似于数据位的寄存之处在于:该寄存也首先发生在主锁存器中，随后发生在从锁存器中。换言之，主时钟循环为低，以使得主锁存器是透明的。在此时，从时钟循环为高，以使得从锁存器关断。主时钟随后循环为高，而从时钟循环为低。主锁存器随后关断，而从锁存器开启以当主锁存器透明(开启)时锁存由主锁存器锁存的无论什么码位。
[0015]但是该先主后从的寄存并未发生在异步初始化中，因为根据定义寄存器的异步初始化与主时钟或从时钟没有关系。但是如之前所述，与控制电路相关联的寄存器仅具有同步初始化能力。这是有利的，因为寄存器因此相对简单和需要较少芯片空间。但是用户可以需要异步初始化能力。为了满足该需要而同时有利地保存芯片空间，控制电路(在异步初始化模式中)通过响应于输入初始化信号的确立而异步地确立主和从时钟从而“欺骗” 了同步寄存器。换言之，在控制器响应于输入初始化信号的确立而确立双模式初始化信号的同时，其均确立主和从时钟，使得主和从锁存器均开启。当控制电路配置用于异步初始化时寄存器将因此响应于双模式初始化信号的确立而异步地置位或复位(取决于它们的配置)。此夕卜。控制电路被配置为如果在异步或同步操作模式下确立初始化信号则“忽略(override)”时钟使能信号。例如，假设当控制电路配置用于同步初始化时去确立了时钟使能信号但是确立了输入初始化信号。控制电路将随后循环主和从时钟而不论去确立了时钟使能信号。类似的，控制电路将响应于确立了输入初始化信号而均确立主时钟和从时钟，而此时控制电路配置用于异步初始化，即使去确立了时钟使能信号。
[0016]如在此使用的那样，当它们处于开启对应的主或从锁存器的二元状态时，主时钟和从时钟可以称作“被确立”。在以下实施例中，该二元状态是逻辑低状态(接地)。但是在备选实施例中，可以配置主和从锁存器以响应于逻辑高状态(电力轨电压)而对于来自控制电路的对应主/从时钟为透明。类似地，当其在触发了使能主和从时钟的二元状态时，时钟使能信号认为“被确立”。以下讨论涉及其中该二元状态是逻辑高状态的实施例，但是备选实施例可以配置用于响应于逻辑低状态而触发时钟使能。此外，当它们在对应于寄存器初始化触发的二元状态时初始化输入信号和双模式初始化信号也认为“被确立” O以下讨论也将假设该二元状态对应于逻辑高状态，但是可以构造备选实施例，其中逻辑低状态将表示输入初始化和双模式初始化信号的确立。
[0017]现在参照附图，在图1A中示出了示例性的控制电路105和对应的寄存器100。如上所述，每个寄存器100并不具有时钟使能信号输入，也并不具有异步初始化输出。但是可以通过每个寄存器100从控制电路105接收到的控制信号而实现时钟使能功能和异步初始化功能，控制信号为主时钟(CLKA)、从时钟(CLKBN)、和双模式初始化信号(INITS)。控制信号105响应于时钟使能信号(CE)、系统时钟(CLK)和输入初始化信号(INIT)产生这些输出信号。如图1B中所不，每个寄存器100包括将主时钟反相成补码主时钟(c Ikan)的反相器130。寄存器核心110因此均接收主时钟和补码主时钟。类似的，寄存器100也包括将从时钟反相成补码从时钟(clkb)的反相器125。寄存器核心110因此均接收从时钟和补码从时钟。最后，寄存器100也包括用于将来自控制电路105的双模式初始化信号反相为补码双模式初始化信号(initn)的反相器120。寄存器核心110因此均接收双模式初始化信号及其补码。可以理解，可以由多于一个寄存器核心110共用反相器130、125和120的输出以提高密度。
[0018]图2中示出了对于控制电路105的更详细电路图。控制电路105被配置为对于配置信号(async)做出响应。如果控制电路105包含在诸如现场可编程门阵列(FPGA)之类的可编程逻辑器件中，可以随后通过在用于配置装置的配置数据中的对应码位而配置async。控制电路105包括反相asynch配置信号以产生同步(sync)信号的反相器u3。如果asynch信号接地(逻辑低)，控制电路105因此配置用于同步初始化，应该确立输入初始化信号，因为sync信号将是逻辑高。备选地，如果asynch信号确立为逻辑高状态并且确立了输入初始化信号，则控制电路105被配置用于异步初始化。
[0019]假设当确立了时钟使能信号时并未确立输入初始化信号。在由系统时钟控制以当系统时钟低时导通的传输门Ul处接收时钟使能信号。就此而言，控制电路105包括反相系统时钟以产生也控制传输门Ul的反相系统时钟(clkn)的反相器uO。反相器u6反相用于输入初始化信号(init)的低状态以产生输入初始化信号的反相版本，其中去确立的输入初始化信号导通传输门u4。时钟使能信号可以随后穿过传输门Ul和u4以进入由交叉耦合的反相器Ul I和PMOS晶体管u7和NMOS晶体管UlO所形成分开式(divided)反相器所形成的感测使能锁存器。当系统时钟为低时用于感测使能锁存器的该分开式反相器关断，因为系统时钟驱动耦合在接地和NMOS晶体管u 1之间的NMOS晶体管u9的栅极。类似的，使其栅极由反相系统时钟控制的PMOS晶体管u8耦合至PMOS晶体管u7。以该方式，当系统时钟为低时感测使能锁存器是透明的(开启)，并且当系统时钟循环为高(去往用于电源轨的电压)时关闭。感测使能锁存器中的反相器ull反相了锁存的感测使能信号，其与时钟使能信号一起控制了将系统时钟耦合至内部时钟节点(clki)的传输门ul2。与此同时，输入初始化信号的低状态促使来自NAND门u2的输出信号为高，这继而导通NMOS晶体管ul6并结合反相器u20的动作而关断传输门ul8。尽管晶体管ul6导通，其无法将内部时钟节点clki放电至接地，这是因为来自反相器u11的低输出所关断的干扰的匪OS晶体管u15。来自NAND门u2的高输出使得另一NAND门u21用作反相器并且反相了在clki节点上承载的系统时钟。NAND门u21输出信号接着由另一反相器u23反相以形成主时钟(clkA)。在此时由于由反相器u22反相了clki节点所承载系统时钟，从时钟(clkbn)与主时钟180度异相。
[0020]感测使能锁存器恰好在系统时钟变高之前锁存，而无论时钟使能信号处于什么状态。如果时钟使能信号在该时刻为低，传输门ul2将因此关断，而晶体管ul5导通，使得内部时钟节点clki通过晶体管ul5和ul6接地。主时钟随后被促使为低，并且从时钟被驱动为高，使得可以阻止主和从时钟响应于系统时钟循环而循环。如果随后确立了时钟使能信号，其将在时钟的下一个上升沿锁存。
[0021 ]随着输入初始化信号为低，来自反相器u6的高输出信号迫使NAND门ul9关于由反相器ul3和ul4的串联组合所形成的延迟链的输出而用作反相器。延迟链延迟了来自NAND门u2的高输出信号，使得来自延迟链的输出最终被驱动为高。因为去往NAND门u 19的输入在该时刻均为高，因此其输出信号变低。该来自NAND门ul9的输出形成了用于图1a寄存器100的双模式初始化信号(INITS)。因此，当输入初始化信号为低时，双模式初始化信号也将为低。可以参照图3的电路图更详细地理解得到的对于示例性寄存器核心110的影响。对于双模式初始化信号的低状态与对于反相双模式初始化信号(initn)的对应高状态一起导通了传输门320以允许数据输入信号d传播至传输门325，传输门325被配置用于当主时钟(clka)为低时导通。由交叉耦合的反相器330和PMOS晶体管350和匪OS晶体管335所形成的分开式反相器而形成了主锁存器。PMOS晶体管350通过具有由反相主时钟控制栅极的PMOS晶体管345并通过具有由主时钟控制栅极的NMOS晶体管340而耦合至NMOS晶体管335。当主时钟为低时主锁存器将因此开启(透明)，并且当主时钟为高时将关闭。
[0022]由交叉耦合的反相器360与由PMOS晶体管370和NMOS晶体管385形成的分开式反相器而形成从锁存器。PMOS晶体管370通过具有由反相从时钟(clkb)控制栅极的PMOS晶体管375和具有由从时钟(clkbn)控制栅极的匪OS晶体管380的串联组合而耦合至匪OS晶体管385 ο来自主锁存器的锁存输出(来自反相器330的输出)通过传输门335而親合至从锁存器的输入端，传输门335被配置用于当从时钟为低时导通。当从时钟为低时从锁存器因此开启。相反地，当从时钟为高时从锁存器关闭。如关于控制电路105之前所述，当确立了时钟使能信号并且输入初始化信号为低时，主时钟与系统时钟同相，而从时钟与系统时钟180度异相。当系统时钟变低时，主锁存器随后将接收数据输入，当系统时钟循环变高时其接着由从锁存器锁存。相反地，如果均确立了时钟使能和输入初始化信号，当从锁存器关闭时促使主锁存器开启以便于保持其之前的状态。与此同时，锁存器核心110中传输门320关断以防止主锁存器状态的任何改变。当时钟使能信号为低(被去确立)时主和从时钟的静态状态对于节省寄存器100中电能是相当有利的。此外，寄存器100实现了时钟使能功能，尽管不具有时钟使能输入，这增大了密度。
[0023]现在参照图2，输入初始化信号的确立驱动反相器u6的输出为低并且促使NAND门u2用作关于async配置信号输入的反相器。NAND门u2的输出将随后等于sync信号。如果配置控制电路105用于同步初始化以使得sync信号为逻辑高，则当传输门18关断时晶体管ul6导通。来自NAND门u2的高输出随后通过由反相器ul3和ul4形成的延迟链而传播以最终驱动NAND门ul9的输入为高。但是输入初始化信号的高数值导致反相器u6驱动逻辑低输出至NAND门u19，其接着随后驱动其输出信号为高而不论延迟链输出。输入初始化信号的确立因此导致确立双模式初始化信号。但是时钟使能信号的状态变得与高的输入初始化信号不相关，因为传输门u4关断。与此同时，传输门u5导通以允许确立的sync信号以导通传输门ul2。接着，系统时钟可以随后驱动内部时钟节点clki。该节点并未放电，因为反相器ull将确立的sync信号反相以关断晶体管ul5。主和从时钟随后如关于时钟使能模式所述而响应于系统时钟而循环。
[0024]如图3中所示，寄存器核心110的传输门320响应于变高的双模式初始化信号而关断，这阻挡了数据输入信号穿过传输门320。寄存器核心110配置用于响应于由反相器(未示出)反相的预载配置信号(preload)做出响应以形成补码预载配置信号preloadn。如果确立预载配置信号，则传输门310导通以允许预载信号(prld)传递至传输门315，传输门315接着通过双模式初始化信号的确立而导通传输门315。预载信号随后传播至当主时钟为低时导通的传输门325。随后如关于时钟使能模式中数据输入信号的锁存所述在主和从锁存器中锁存预载信号。如果当确立双模式初始化信号时预载信号逻辑为高，则因此置位寄存器100。相反地，当预载信号为逻辑低并且确立了双模式初始化信号时复位寄存器100。如果在同步初始化操作中预载配置信号为低，则当传输门305导通时传输门310关断。由反相器300反相配置信号stn以形成初始化信号st，其随后通过传输门315传播以因此置位或复位锁存器。在可编程逻辑的实施例中，预载信号可以是在可编程逻辑器件操作期间产生的动态信号，而替代地可以在配置期间编程配置信号stn和预载配置信号并且因此在操作期间保持静态不变。
[0025]再次参照图2，当输入初始化信号为高并且async配置信号也为高时发生异步初始化。来自NAND门u2的输出信号随后将变低，这关断了晶体管ul6并且导通传输门ul8。对于来自NAND门u2的输出的低数值随后将通过延迟链传播并且由反相器ul7反相以驱动内部时钟节点c I ki为高。从时钟因此被驱动为低。来自NAND门u2输出的低数值也促使NAND门u21的输出变高，使得主时钟被驱动为低。如图3中所示，随后响应于主和从时钟的该异步接地而促使主锁存器和从锁存器开启。寄存器100是否置位或复位取决于预载配置信号、预载信号、以及配置信号stn的状态，如关于同步初始化所述。再次参照图2，注意在来自NAND门u2的输出变低之前，其是高的，使得去往反相器ul7和NAND门ul9的输入为高。反相器ul7将因此初始地驱动去往传输门ul8的输入信号为低，其接着驱动内部时钟节点clki为低。从时钟将因此初始地驱动变高并且随后在异步操作中变低。由反相器ul3和ul4形成的延迟链因此在异步操作中驱动双模式初始化信号变高之后促使从时钟变低。这是相当有利的，因为其消除了将另外存在于寄存器100中的竞争条件。特别地，注意从锁存器的传输门355应该仅在去往传输门315的输入可以传播至传输门355之前导通，因为否则将发生毛刺(glitch)。控制电路105中的延迟链防止任何这类毛刺出现。
[0026]可以多路复用来自多个控制电路的控制输出以控制寄存器的相同群组。图4中示出了对于控制电路105A和105B的配对以及对应的寄存器1、寄存器2、寄存器3和寄存器4的示例性多路复用系统400。寄存器I至寄存器3可以由来自控制电路105A的控制信号驱动。类似的，寄存器2至寄存器4可以由来自控制电路105B的控制信号驱动。为了提供该可选择性，每个寄存器通过对应的多路复用器405接收其主时钟输入。类似的，每个寄存器通过对应的多路复用器410接收从时钟输入。最终，每个寄存器接收来自对应多路复用器415的双模式初始化信号。因为寄存器2和寄存器3可以选择来自控制电路105A和105B的控制信号，它们的多路复用器405、410和415接收控制信号的集合。为了节省电能，如果不使用寄存器，则每个多路复用器405、410和415也可以选择为二进制一或零的默认输入信号。每个控制电路105响应于接收到其自有的时钟使能信号、输入初始化信号和系统时钟而产生其自有的主时钟、从时钟和双模式初始化信号，如参照图2所述。多路选择器的另一集合(未示出)可以选择去往控制电路105A和105B的输入信号。寄存器I至4的控制信号的可选择性在其中数据路径宽度可调的诸如FPGA中的可编程逻辑的实施例中是特别有利的。
[0027]可以理解，在此所述的技术和概念不应限制于具体所公开的实施例。所附权利要求包括落入本发明真实精神和范围内的所有这些改变和修改。
【主权项】
1.一种系统，包括: 控制电路，配置用于响应于输入初始化信号的确立而确立双模式初始化信号，所述控制电路进一步被配置用于当通过响应于系统时钟而循环主时钟和从时钟来确立所述输入初始化信号时对同步初始化信号的确立做出响应，以及当通过关于所述系统时钟异步地确立所述从时钟和所述主时钟来确立所述输入初始化信号时对异步初始化信号的确立做出响应；以及 寄存器，包括与从锁存器串联的主锁存器，所述主锁存器被配置用于响应于所述主时钟的确立而开启，并且所述从锁存器被配置用于响应于所述从时钟的确立而开启，所述寄存器包括去往所述主锁存器的第一输入传输门，所述第一输入传输门被配置用于响应于所述双模式初始化信号的确立而导通。2.根据权利要求1所述的系统，其中，所述寄存器进一步包括去往所述主锁存器的第二输入传输门，所述第二输入传输门被配置用于响应于所述双模式初始化信号的去确立而导通。3.根据权利要求1所述的系统，其中，所述寄存器被配置用于向所述第一输入传输门提供预载信号和置位信号中的所选择的一个。4.根据权利要求3所述的系统，其中，所述系统被并入可编程逻辑器件中，以及其中所述预载信号是用于所述可编程逻辑器件的动态信号并且所述置位信号是用于所述可编程逻辑器件的配置信号。5.根据权利要求4所述的系统，其中，所述可编程逻辑器件包括现场可编程门阵列。6.根据权利要求2所述的系统，其中，所述第二输入传输门被配置用于接收数据输入信号。7.根据权利要求1所述的系统，其中，所述控制电路被配置用于当通过响应于所述系统时钟循环所述主时钟和所述从时钟以去确立所述输入初始化信号时对感测使能信号的确立做出响应。8.根据权利要求7所述的系统，其中，所述控制电路包括感测使能锁存器，所述感测使能锁存器被配置用于当去确立所述输入初始化信号时响应于所述系统时钟锁存所述感测使能信号。9.根据权利要求8所述的系统，其中，所述控制电路包括用于响应于所述感测使能锁存器锁存了确立的感测使能信号而接收所述系统时钟的内部时钟节点。10.根据权利要求9所述的系统，其中，所述控制电路包括用于反相在所述内部时钟节点上的电压以产生所述从时钟的反相器。11.根据权利要求9所述的系统，其中，所述控制电路被配置用于当确立了所述异步初始化信号时响应于所述输入初始化信号的确立对所述内部时钟节点放电。12.根据权利要求1所述的系统，其中，所述控制电路包括延迟电路，所述延迟电路被配置成使得在所述输入初始化信号的确立之后确立所述从时钟。13.根据权利要求9所述的系统，进一步包括耦合至所述内部时钟节点以产生所述主时钟的NAND门和反相器的串联组合。14.一种方法，包括: 在具有与从锁存器串联的主锁存器的寄存器中，响应于双模式初始化信号的确立选择去往所述主锁存器的初始化输入； 在同步初始化操作模式中，在系统时钟周期的一个部分期间确立主时钟以开启所述主锁存器以接收所述初始化输入，并且在所述系统时钟周期的剩余部分期间确立从时钟以开启所述从锁存器以接收来自所述主锁存器的所述初始化输入;以及 在异步初始化操作模式中，同时确立所述主时钟和所述从时钟，使得所述主锁存器和所述从锁存器一起开启以接收所述初始化输入。15.根据权利要求14所述的方法，进一步包括，响应于所述双模式初始化信号的去确立选择去往所述主锁存器的数据输入。16.根据权利要求15所述的方法，进一步包括，当所述主锁存器接收所述数据输入时锁存感测使能信号以控制所述主时钟和所述从时钟的循环。17.根据权利要求14所述的方法，进一步包括，在包括所述寄存器的可编程逻辑器件的配置期间配置所述寄存器。
【文档编号】G06F1/10GK105843356SQ201510958622
【公开日】2016年8月10日
【申请日】2015年12月18日
【发明人】T·杨, S·古纳拉特纳, B·夏普-盖斯勒
【申请人】美国莱迪思半导体公司