时钟域交互的电路及方法
【专利摘要】本发明提供一种时钟域交互的电路及方法，包括源时钟、同步单元、循环累加器、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；所述源时钟分别连接循环累加器、ICG gating单元的CK端和同步单元；所述同步单元连接分频系数和标准分频门限判断单元；所述标准分频门限判断单元还连接循环累加器，并输出clken信号和控制时钟的enable源信号，所述enable源信号连接与门；或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接与门，与门再连接所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号。本发明电路及方法的交互面积小,功耗低、效率高，使每个模块都可以运行在最高频率。
【专利说明】
时钟域交互的电路及方法
技术领域
[0001]本发明涉及一种芯片设计领域，特别涉及一种芯片的时钟域交互的电路及方法。
【背景技术】
[0002]随着芯片设计中的电路功能越来越多，而每个模块对频率的需求是不一样的，比如模块A最高可以工作在200MHz，模块B最高可以工作在10MHz.在传统的解决方法中，可以让所有电路都运行在所有模块中运行频率最低的时钟频率下，这样来简化设计难度。但是当前技术中为了让所有模块都可以工作在自己的最高频率以提高系统整体性能，所以越来越多的芯片中出现大量的工作在相同相位但是不同频率时钟下面的电路模块。但是这样又带来一个新的问题，就是不同频率之间的电路信号交互如何进行，当前技术通常解决方法是通过握手信号方式完成信号交互，比如模块A向B发出信号，先需要A时钟域中发出一个请求信号，在模块B的时钟采集到A的请求信号后，使用B的时钟域发出收到确认信号到A，然后A时钟域的时钟采集到确认信号后则可以发送下一个信息，这种方式的缺点很明显就是效率太低，不能每一时钟节拍完成一次交互。
[0003]如图1所示，为clken(时钟有效)信号的时序，图中CLK高频时钟，PERIPHCLK为低频时钟，PERIPHCLKEN是用于两个时钟域交互的时钟有效信号，应用时只需要把PERIPHCLKEN信号送到高频CLK时钟域用于通知高频时钟域在哪个高频时钟沿时低频时钟有效，高频时钟域以此为依据对低频时钟域信号进行采样，即完成了数据交互，不再需要向高频时钟域送低频时钟PERIPHCLK。
[0004]再如图2所示，是一个典型的ICG门控时钟单元的内部结构示意图，功能是当Enable控制端为I时，输入时钟clk_in可以传输到clk_out，如果Enable控制端为O时，输出clk_out始终为O。
【发明内容】
[0005]本发明要解决的技术问题，在于提供一种时钟域交互的电路方法，使用电路产生clken(时钟有效)信号进行不同频率相同相位时钟域之间的信号交互，具体方法是低频时钟产生的时候同时产生一个clken(时钟有效)信号，这个信号送到高频时钟域用于通知高频时钟域在哪个高频时钟沿时低频时钟有效，高频时钟域以此为依据对低频时钟域信号进行采样，即完成了数据交互。
[0006]本发明电路是这样实现的:一种时钟域交互的电路，包括源时钟、同步单元、循环累加器、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；
[0007]所述源时钟是分频前的时钟，分别连接所述循环累加器、所述ICGgating单元的CK端和所述同步单元；
[0008]所述同步单元连接分频系数和所述标准分频门限判断单元；
[0009]所述标准分频门限判断单元还连接所述循环累加器，并输出clken信号和控制时钟的enabIe源信号，所述enabIe源信号连接所述与门；
[0010]所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述与门，所述与门再连接所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号。
[0011]进一步的，所述标准分频门限判断单元分为第一标准分频门限判断单元和第二标准分频门限判断单元；
[0012]所述第一标准分频门限判断单元分别连接所述循环累加器和所述同步单元并输出clken信号；
[0013]所述第二标准分频门限判断单元分别连接所述循环累加器和所述同步单元并输出控制时钟的enab I e源信号。
[0014]进一步的，所述第一标准分频门限判断单元和第二标准分频门限判断单元结构相同，均包括分频系数减一单元、第一比较器单元、第二比较器单元以及电平输出单元；
[0015]所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元；
[0016]所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元；
[0017]所述第二比较器单元分别连接所述低电平零信号和所述电平输出单元。
[0018]本发明方法是这样实现的:一种时钟域交互的方法，提供本发明所述的电路，所述方法包括:
[0019](I)所述同步单元负责使用源时钟对分频系数进行两级同步处理并送往所述标准分频门限判断单元；
[0020]所述循环累加器使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所述标准分频门限判断单元；
[0021](2)所述标准分频门限判断单元接收累加值及同步后的分频系数后，控制所述循环累加器进行累计回零操作，并负责输出输出clken和控制时钟的enable源信号；
[0022](3)所述或门将电源域开关状态和时钟开关控制两个信号进行逻辑处理后经反相器送往与门；
[0023](4)所述与门将控制信号和门限判断单元输出后信号进行逻辑与处理后送往所述ICG gating单元的Enable端；
[0024](5)所述ICG gat ing单元根据Enable端的控制信号和CK端的源时钟产生一个clk_out信号;产生的时序为:当CK端的上升沿采样到Enable为高时，会将CK信号的时钟紧接着的一个高电平送到clk_out输出端。
[0025]进一步的，所述步骤(2)中，所述标准分频门限判断单元对接收的累加值和分频系数进行判断，当累加值等于分频系数减一的值时，控制所述循环累加器进行累加回零操作；并在累加值为O时将所述循环累加器的输出信号置为I，且输出时钟的初始状态为零。
[0026]本发明具有如下优点:
[0027](I)本发明使用clken的信号进行交互，相较当前现有技术的握手交互方式，交互面积更小，功耗更低，交互效率更高；
[0028](2)本发明每个模块都可以运行在最高频率；
[0029](3)本发明同时产生时钟和clken，分别给需要时钟的模块和需要clken的模块。
【附图说明】
[0030]下面参照附图结合实施例对本发明作进一步的说明。
[0031]图1为时钟有效信号时序示意图。
[0032]图2为ICG门控时钟模块结构图。
[0033]图3为本发明时钟域交互的电路的原理结构框图。
[0034]图4为本发明时钟域交互的电路中的标准分频门限判断单元的原理结构框图。
[0035]图5为在3分频配置下，本发明电路的elk和clken输出和内部累加器值的时序示意图。
【具体实施方式】
[0036]请参阅图3所示，为一本发明时钟域交互的电路的较佳实施例，其包括源时钟100、同步单元200、循环累加器300、标准分频门限判断单元400、或门500、反相器600、与门700以及ICG gating单元800;
[0037]所述源时钟100是分频前的时钟，分别连接所述循环累加器300、所述ICGgating单元800的CK端和所述同步单元200;
[0038]所述同步单元200连接分频系数和所述标准分频门限判断单元400 ；
[0039]所述标准分频门限判断单元400还连接所述循环累加器300，并输出clken信号和控制时钟的enab I e源信号，所述enab I e源信号连接所述与门700 ；
[0040]所述或门500分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器600连接所述与门700，所述与门700再连接所述ICG gat ing单元800的Enable端，使所述ICGgating单元800产生clk_out信号。
[0041 ]其中，
[0042]所述源时钟100是分频前的时钟；
[0043]所述同步单元200负责使用源时钟对分频系数进行两级同步处理到当前的源时钟的时钟域;分频系数为分频的比值，比如系数为2则表示1/2倍分频，系数为3表示1/3倍分频，系数最小值为2;
[0044]所述循环累加器300负责使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所述标准分频门限判断单元400，并受标准分频门限判断单元400的控制进行累加回零操作；累加回零是指将累加值清零并重新从零开始累加；
[0045]所述标准分频门限判断单元400负责接收循环累加器300的累加值后控制循环累加器300回零并负责输出输出clken和控制时钟的enable源信号，当累加值等于分频系数减一的值后控制循环累加器300进行累加回零操作；
[0046]所述或门500负责将电源域开关状态和时钟开关控制两个信号进行逻辑或处理后送往与门700;其中，电源域开关状态和时钟开关控制两个信号都是高电平有效，分别代表关闭电源域电源和关闭时钟控制，使用或门500实现了任何一个控制为高电平有效时，输出结果就为高，如果两个控制信号都为无效的低电平，或门输出为低.然后经过一个反相器600，让电平反向；
[0047]所述与门700负责将控制信号和门限判断单元输出后信号进行逻辑与处理后送往所述ICG gating单元800的Enable端；其中，
[0048]所述ICG gat ing单元800负责根据Enable端的控制信号和CK端的源时钟产生一个clk_out信号;产生时序为:当CK的上升沿采样到Enable为高时，会将CK信号的时钟紧接着的一个高电平送到clk_out输出端。
[0049]该较佳实施例中，所述标准分频门限判断单元400分为第一标准分频门限判断单元401和第二标准分频门限判断单元402;所述第一标准分频门限判断单元401分别连接所述循环累加器300和所述同步单元200并输出clken信号;所述第二标准分频门限判断单元402分别连接所述循环累加器300和所述同步单元200并输出控制时钟的enable源信号。将所述标准分频门限判断单元400分为第一标准分频门限判断单元401和第二标准分频门限判断单元402分开的好处是可以让clken和时钟电路分开，在做sta(静态时序分析)时更便于时序收敛。
[0050]如图4所示，所述第一标准分频门限判断单元401和第二标准分频门限判断单元402结构相同，均包括分频系数减一单元411、第一比较器单元412、第二比较器单元413以及电平输出单元414;所述循环累加器300的输出分别连接所述第一比较器单元412和第二比较器单元412;所述分频系数减一单元411分别连接所述同步单元200和所述第一比较器单元412;所述第二比较器单元413分别连接所述低电平零信号和所述电平输出单元414。
[0051 ]其中，
[0052]所述分频系数减一单元411用于对同步后的分频系数值减一之后输出到第一比较器单元412;
[0053]所述第一比较器单元412用于将减一之后的分频系数和循环累加器300输出值进行比较后，输出比较结果到循环累加器300用于clken的产生；当分频系数和循环累加器300输出值相等时将相等的比较结果送往循环累加器300进行累加回零操作；
[0054]所述第二比较器单元413用于将循环累加器300输出值和低电平零进行比较，并将比较结果送往电平输出单元414;
[0055]所述电平输出单元414用于在循环累加器300输出值和低电平零进行比较结果为相等时，输出让门控时钟打开的高电平，否则输出让门控时钟关闭的低电平。
[0056]基于上述本发明时钟域交互的电路，本发明时钟域交互的方法包括:
[0057](I)所述同步单元200使用源时钟对分频系数进行两级同步处理并送往所述标准分频门限判断单元；
[0058]所述循环累加器300使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所述标准分频门限判断单元400;
[0059](2)所述标准分频门限判断单元400接收累加值及同步后的分频系数后，控制所述循环累加器300进行累加回零操作，并负责输出输出clken和控制时钟的enable源信号；其控制的具体过程是:所述标准分频门限判断单元400对接收的累加值和分频系数进行判断，当累加值等于分频系数减一的值时，控制所述循环累加器300进行累加回零操作;并在累加值为O时将所述循环累加器300的输出信号置为I，且输出时钟的初始状态为零。
[0060](3)所述或门500将电源域开关状态和时钟开关控制两个信号进行逻辑处理后经反相器送往与门；其中，电源域开关状态和时钟开关控制两个信号都是高电平有效，分别代表关闭电源域电源和关闭时钟控制，使用或门500实现了任何一个控制为高电平有效时，输出结果就为高，如果两个控制信号都为无效的低电平，或门输出为低.然后经过反相器600让电平反向；
[0061](4)所述与门将控制信号和门限判断单元输出后信号进行逻辑与处理后送往所述ICG gating单元800的Enable端；
[0062](5)所述ICG gat ing单元800根据Enable端的控制信号和CK端的源时钟产生一个clk_out信号;产生的时序为:当CK端的上升沿采样到Enable为高时，会将CK信号的时钟紧接着的一个高电平送到cl k_out输出端。
[0063]再如图5所示，其为在3分频配置下，本发明电路的elk和clken输出和内部累加器值的时序示意图。从图中可以看出:源时钟CK经过本发明的电路后，会产生两个输出时钟有效信号clker^Pclk_out.时钟有效信号clken可以用于给高频时钟CK时钟域用于时钟域交互，clk_out用于给低频时钟域clk_out时钟域作为工作时钟。
[0064]虽然以上描述了本发明的【具体实施方式】，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
【主权项】
1.一种时钟域交互的电路，其特征在于:包括源时钟、同步单元、循环累加器、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元； 所述源时钟是分频前的时钟，分别连接所述循环累加器、所述ICG gating单元的CK端和所述同步单元； 所述同步单元连接分频系数和所述标准分频门限判断单元； 所述标准分频门限判断单元还连接所述循环累加器，并输出clken信号和控制时钟的enab I e源信号，所述enab I e源信号连接所述与门； 所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述与门，所述与门再连接所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out{曰 ο2.根据权利要求1所述的时钟域交互的电路，其特征在于: 所述标准分频门限判断单元分为第一标准分频门限判断单元和第二标准分频门限判断单元； 所述第一标准分频门限判断单元分别连接所述循环累加器和所述同步单元并输出c I ken信号； 所述第二标准分频门限判断单元分别连接所述循环累加器和所述同步单元并输出控制时钟的enab I e源信号。3.根据权利要求2所述的时钟域交互的电路，其特征在于:所述第一标准分频门限判断单元和第二标准分频门限判断单元结构相同，均包括分频系数减一单元、第一比较器单元、第二比较器单元以及电平输出单元； 所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元； 所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元； 所述第二比较器单元分别连接所述低电平零信号和所述电平输出单元。4.一种时钟域交互的方法，其特征在于:提供如权利要求1所述的电路，所述方法包括: (1)所述同步单元使用源时钟对分频系数进行两级同步处理并送往所述标准分频门限判断单元； 所述循环累加器使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所述标准分频门限判断单元； (2)所述标准分频门限判断单元接收累加值及同步后的分频系数后，控制所述循环累加器进行回零操作，并负责输出输出clken和控制时钟的enable源信号； (3)所述或门将电源域开关状态和时钟开关控制两个信号进行逻辑处理后经反相器送往与门； (4)所述与门将控制信号和门限判断单元输出后信号进行逻辑与处理后送往所述ICGgating 单元的Enable 端； (5)所述ICGgating单元根据Enable端的控制信号和CK端的源时钟产生一个clk_out信号;产生的时序为:当CK端的上升沿采样到Enable为高时，会将CK信号的时钟紧接着的一个高电平送到clk_out输出端。5.根据权利要求4所述的时钟域交互的方法，其特征在于: 所述步骤(2)中，所述标准分频门限判断单元对接收的累加值和分频系数进行判断，当累加值等于分频系数减一的值时，控制所述循环累加器进行累加回零操作;并在累加值为O时将所述循环累加器的输出信号置为I，且输出时钟的初始状态为零。6.根据权利要求4或5所述的时钟域交互的方法，其特征在于: 所述标准分频门限判断单元分为第一标准分频门限判断单元和第二标准分频门限判断单元;所述第一标准分频门限判断单元分别连接所述循环累加器和所述同步单元并输出clken信号;所述第二标准分频门限判断单元分别连接所述循环累加器和所述同步单元并输出控制时钟的enab I e源信号。7.根据权利要求6所述的时钟域交互的方法，其特征在于:所述第一标准分频门限判断单元和第二标准分频门限判断单元结构相同，均包括分频系数减一单元、第一比较器单元、第二比较器单元以及电平输出单元； 所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元； 所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元； 所述第二比较器单元分别连接所述低电平零信号和所述电平输出单元。
【文档编号】G06F1/12GK105892559SQ201610263747
【公开日】2016年8月24日
【申请日】2016年4月26日
【发明人】廖裕民, 陈丽君
【申请人】福州瑞芯微电子股份有限公司