基于全固态半导体存储器阵列的雷达数字信号处理装置的制造方法
【专利摘要】本发明公开了一种基于全固态半导体存储器阵列的雷达数字信号处理装置，包括：SoC芯片、AXI总线、PCIe控制器、全固态半导体存储器阵列控制器、SRIO控制器和主控计算机(PC)；PC获取控制指令和雷达回波；PCIe控制器接收控制指令并进行解析；SoC芯片接收并执行解析后的控制指令，然后给PC反馈工作状态；全固态半导体存储器阵列控制器获得编码后的雷达回波，并对编码后的雷达回波进行解码，得到雷达回波；全固态半导体存储器阵列控制器获取自身和所述阵列控制器各自工作状态，并使SoC芯片给PC反馈所述存储器和所述存储器阵列控制器各自工作状态；SRIO控制器获取控制指令和编码后的雷达回波，并使SoC芯片进行解析与执行，然后给PCIe控制器反馈当前SRIO控制器工作状态。
【专利说明】
基于全固态半导体存储器阵列的雷达数字信号处理装置
技术领域
[0001]本发明属于全固态存储器技术领域，特别涉及一种基于全固态半导体存储器阵列的雷达数字信号处理装置，适用于全固态存储器中数字信号的播放、导入或导出。
【背景技术】
[0002]高速数据记录和可控播放技术是国内外众多领域里的关键技术之一，用于探测、侦查、监视、装备测试、外场调试等。工程中，通常需要将高速原始数字信号数据流记录下来以便后期进行故障诊断、场景复查和数据存档等工作;而实际工程应用环境往往具有大温差、多粉尘、强震荡等恶劣条件。因此，强实时、大容量、高密度、高可靠的数字化采集播放设备成为研发热点。
[0003]目前的商用高速存储设备主要有自动磁带柜和硬盘阵列(RedundantArrays ofIndependent Disks，RAID)，如目前最先进的欧洲核子研究中心计算机中心为大型强子对撞机(LHC)采用已经完全自动化处理的磁带柜存储，当把磁带柜存储在拱顶中时，机器人的机械臂会使磁带在存储器层和磁带驱动器之间移动;磁带柜存储具有极高的容量价格比，并具有超高速、大容量和低价等众多优势，是固定基地高速大容量存储的理想选择；当然缺点也非常明显，磁带柜存储的架构复杂、结构松散、温度适用范围窄、抗震性差、不耐粉尘且占地面积大。
[0004]相比于此，固态存储器具有结构紧凑、环境适应能力强的优点，目前市面商用的固态硬盘(SSD)属于固态存储器产品；但是目前的商用固态硬盘(SSD)产品容量小、速度低、集成性差，不能满足高速实时信号处理器的存储和播放需求，而开发基于半导体固态存储的专用存储器具有五个技术难点:(一)设计高密度大容量的半导体存储器阵列控制器；(二)为了延长存储器的无故障时间，对基于半导体固态存储的专用存储器上所有存储半导体的负载均衡控制是至关重要和困难的；(三)在基于半导体固态存储的专用存储器中，对数据的存储和读取速度，以及数据准确性的要求尤为重要，因此需要通过多项技术保证无差错地高速操作；(四)与基于半导体固态存储的专用存储器主机之间的PCIe控制和高速数据通信；(五)与机箱内的其他设备板卡(如AD采集板卡，信号处理板卡，这些设备板卡通过VPX总线背板形成电气连接)之间的高速数据接口作为数据入口和数据出口。
【发明内容】
[0005]针对以上现有技术存在的不足，本发明的目的在于提出一种基于全固态半导体存储器阵列的雷达数字信号处理装置，该种基于全固态半导体存储器阵列的雷达数字信号处理装置能够克服现有存储技术存在的高带宽记录与播放、高密度存储、嵌入VPX加固设备和特殊环境中进行使用的难题，同时也是一种基于全固态半导体存储的、高可靠、高密度、高速度的专用存储播放一体化装置。
[0006]为达到上述技术目的，本发明采用如下技术方案予以实现。
[0007]—种基于全固态半导体存储器阵列的雷达数字信号处理装置，包括:高密度全固态半导体存储器阵列存储板和主控计算机;所述高密度全固态半导体存储器阵列存储板包括FPGA和全固态半导体存储器阵列;所述FPGA包括:嵌入式软核处理器、AXI总线、PCIe控制器、全固态半导体存储器阵列控制器和SR1控制器;所述主控计算机包含一个双向端口，所述嵌入式软核处理器包含一个双向端口，所述AXI总线包含四个双向端口，所述PCIe控制器包含两个双向端口，所述全固态半导体存储器阵列控制器包含四个双向端口，所述SR1控制器包含两个双向端口，所述全固态半导体存储器阵列包含一个双向端口；
[0008]主控计算机通过PCIe总线双向电连接PCIe控制器的一个双向端口，AXI总线的四个双向端口分别电连接嵌入式软核处理器的双向端口、PCIe控制器的另一个双向端口、全固态半导体存储器阵列控制器的一个双向端口、SR1控制器的一个双向端口；全固态半导体存储器阵列控制器的另外三个双向端口分别电连接PCIe控制器的剩余一个双向端口、全固态半导体存储器阵列的双向端口、SR1控制器的另一个双向端口；
[0009]所述主控计算机用于获取控制指令和雷达回波，并通过PCIe总线将所述控制指令和雷达回波发送至PCIe控制器;所述控制指令包括存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令；
[0010]所述PCIe控制器用于接收控制指令和雷达回波，并对接收到的控制指令进行解析，然后通过AXI总线将解析后的控制指令发送至嵌入式软核处理器;嵌入式软核处理器用于接收并执行解析后的控制指令，然后通过PCIe控制器给主控计算机反馈工作状态;将解析后的控制指令发送至全固态半导体存储器阵列控制器；同时所述PCIe控制器将雷达回波进行打包，并按照PCIe协议与主控计算机进行通信;所述工作状态为解析后的控制指令开始执行、正在执行或执行完毕；
[0011]所述全固态半导体存储器阵列控制器用于获取解析后的控制指令和雷达回波，并对雷达回波进行编码，获得编码后的雷达回波，并通过Nand 1接口将编码后的雷达回波发送至全固态半导体存储器阵列进行存储;全固态半导体存储器阵列将存储的编码后的雷达回波发送至全固态半导体存储器阵列控制器进行解码，得到雷达回波，并将雷达回波发送至主控计算机;全固态半导体存储器阵列控制器根据解析后的控制指令获取全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，并将全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态发送至嵌入式软核处理器，嵌入式软核处理器用于接收并打包全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，然后通过PCIe控制器给主控计算机反馈全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态；同时将编码后的雷达回波发送至SR1控制器；
[0012]所述SR1控制器用于获取控制指令和编码后的雷达回波，并将获得的控制指令发送至嵌入式软核处理器进行解析与执行，然后通过AXI总线给PCIe控制器反馈当前SR1控制器的工作状态；同时将编码后的雷达回波通过SR1链路发送至外接设备进行半实物仿真或雷达信号处理。
[0013]本发明的有益效果:本发明米用现场可编程门阵列(Field Programmable GateArray，FPGA)作为本发明的主要实现平台，采用PCIe总线控制器与主控计算机通信，采用SR1高速数据链路与外围设备通信，实现了在系统管理控制下，对大容量高密度的固态存储器阵列进行高速记录、可控播放、数据管理和维护管理功能。
【附图说明】
[0014]下面结合附图和【具体实施方式】对本发明作进一步详细说明。
[0015]图1为本发明装置的结构示意图；
[0016]图2为全固态半导体存储器阵列控制器的模块结构图；
[0017]图3为PCIe总线控制器的结构示意图；
[0018]图4为SR1控制器模块的结构示意图；
[0019]图5为存储板上位机界面图；
[0020]图6为存储板记录子界面图；
[0021]图7为存储板回放子界面图；
[0022]图8为存储板导出子界面图；
[0023]图9为存储板导入子界面图。
【具体实施方式】
[0024]参照图1，为本发明装置的结构示意图；本发明的一种基于全固态半导体存储器阵列的雷达数字信号处理装置中包含的全部功能分别在主控计算机和FPGA中实现，所述基于全固态半导体存储器阵列的数字信号专用装置，包括:高密度全固态半导体存储器阵列存储板和主控计算机;所述高密度全固态半导体存储器阵列存储板包括FPGA和全固态半导体存储器阵列;所述FPGA包括:嵌入式软核处理器、AXI总线、PCIe控制器、全固态半导体存储器阵列控制器和SR1控制器;所述主控计算机包含一个双向端口，所述嵌入式软核处理器包含一个双向端口，所述AXI总线包含四个双向端口，所述PCIe控制器包含两个双向端口，所述全固态半导体存储器阵列控制器包含四个双向端口，所述SR1控制器包含两个双向端口，所述全固态半导体存储器阵列包含一个双向端口。
[0025]主控计算机通过主控计算机PCIe总线双向电连接PCIe控制器的一个双向端口，AXI总线的四个双向端口分别电连接嵌入式软核处理器的双向端口、PCI e控制器的另一个双向端口、全固态半导体存储器阵列控制器的一个双向端口、SR1控制器的一个双向端口 ；全固态半导体存储器阵列控制器的另外三个双向端口分别电连接PCIe控制器的剩余一个双向端口、全固态半导体存储器阵列的双向端口、SR1控制器的另一个双向端口。
[0026]所述主控计算机用于获取控制指令和雷达回波，并通过PCIe总线将所述控制指令和雷达回波发送至PCIe控制器;所述控制指令包括存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令。
[0027]所述PCIe控制器用于接收控制指令和雷达回波，并对接收到的控制指令进行解析，然后通过AXI总线将解析后的控制指令发送至嵌入式软核处理器;嵌入式软核处理器用于接收并执行解析后的控制指令，然后通过PCIe控制器给主控计算机反馈工作状态;将解析后的控制指令发送至全固态半导体存储器阵列控制器；同时所述PCIe控制器将雷达回波进行打包，并按照PCIe协议与主控计算机进行通信;所述工作状态为解析后的控制指令开始执行、正在执行或执行完毕。
[0028]所述全固态半导体存储器阵列控制器用于获取解析后的控制指令和雷达回波，并对雷达回波进行编码，获得编码后的雷达回波，并通过半导体存储器访问接口(Nand 1接口)将编码后的雷达回波发送至全固态半导体存储器阵列进行存储;全固态半导体存储器阵列将存储的编码后的雷达回波发送至全固态半导体存储器阵列控制器进行解码，得到雷达回波，并将雷达回波发送至主控计算机;全固态半导体存储器阵列控制器根据解析后的控制指令获取全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，并将全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态发送至嵌入式软核处理器，嵌入式软核处理器用于接收并打包全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，然后通过PCIe控制器给主控计算机反馈全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态；同时将编码后的雷达回波发送至SR1控制器;其中，全固态半导体存储器阵列包含96个Flash芯片。
[0029]所述SR1控制器用于获取控制指令和编码后的雷达回波，并将获得的控制指令发送至嵌入式软核处理器进行解析与执行，然后通过AXI总线给PCIe控制器反馈当前SR1控制器的工作状态；同时将编码后的雷达回波通过SR1链路发送至外接设备进行半实物仿真或雷达信号处理。
[0030]具体地，本发明装置重点为实现高密度全固态半导体存储器阵列存储板阵列控制、嵌入式软核处理器互联控制和嵌入式软核处理器集成，其中嵌入式软核处理器是本发明的控制核心，负责整个装置的状态维护和操作分配，其组织结构如图1中的FPGA内部框图所示，下面详细阐述每个子功能模块的用途:
[0031](— )参照图2，为全固态半导体存储器阵列控制器的模块结构图；全固态半导体存储器阵列控制器的模块结构包括全固态半导体存储器阵列存储器、用户逻辑、基础设施和状态采集单元:所述全固态半导体存储器阵列存储器包括:存储控制器、用户逻辑层、基础设施、状态采集单元;所述存储控制器包括:物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元;所述物理层与所述介质接口层连接，所述介质接口层与所述存储器命令层连接，所述存储器命令层与所述存储链路层连接，所述存储链路层与所述用户应用逻辑层连接;所述用户逻辑包含四个端口，分别连接所述用户应用逻辑层、所述存储器维护和配置单元、所述基础设施和所述状态采集单元。
[0032]所述物理层用于接收解析后的控制指令和雷达回波，所述解析后的控制指令包括存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令，并获取符合Nand Flash技术手册定义的双倍速率同步时序接口模型物理层数据流、单倍速率异步时序接口模型物理层数据流或解析后的重组数据流，并对雷达回波经过数据边沿同步、延迟调整、时序调整或扇出，得到符合Nand Flash技术手册定义的操作时序，然后发送至全固态半导体存储器阵列中；同时物理层还用于从Nand Flash存储器阵列接收符合Nand Flash技术手册定义的时序数据流，然后依次经过缓存同步、时序调整、延迟调整、时钟重建、数据重采样或数据对齐操作，得到符合Nand Flash技术手册定义的双倍速率同步时序接口模型物理层数据流或单倍速率异步时序接口模型物理层数据流，并发送至介质接口层。
[0033]所述用于通过本地时序接口(NIF)接收物理层发送过来的符合NandFlash技术手册定义的双倍速率同步时序接口模型物理层数据流或单倍速率异步时序接口模型物理层数据流，以及存储命令层发送过来的分解后的Nand Flash操作数据流，并按照Nand Flash技术手册定义的双倍速率同步时序接口模型物理层数据流或单倍速率异步时序接口模型依次进行解析操作和重组数据流，得到解析后的重组数据流，然后将所述解析后的重组数据流通过物理链路接口(PIF)发送至物理层；同时介质接口层用于通过PIF接口接收物理层发送过来的符合Nand Flash技术手册定义的双倍速率同步时序接口模型物理层数据流、单倍速率异步时序接口模型物理层数据流或解析后的重组数据流，并依次进行解析和重构，得到Nand Flash操作数据流，然后通过本地时序接口(NIF)接口将所述Nand Flash操作数据流发送至存储器命令层。
[0034]所述存储器命令层用于接收所述NandFlash操作数据流，并分别通过命令控制接口(CIF)从存储链路层获取Nand Flash操作数据流的对应操作指令，以及通过命令控制接口(CIF)从存储链路层获取符合命令接口时序的数据帧，然后依次进行解析和分解，得到分解后的Nand Flash操作数据流，再通过本地时序接口(NIF)将所述分解后的Nand Flash操作数据流发送至介质接口层；同时存储器命令层通过NIF接口接收介质接口层发送过来的分解后的Nand Flash操作数据流，经过打包后得到命令接口时序，并通过命令控制接口(CIF)发送至存储链路层。
[0035]所述存储链路层用于接收所述命令接口时序，并通过存储器控制接口(MIF)获取用户应用逻辑层发送过来的操作命令和对应操作数据，并依次经过组织帧格式、添加差错控制编码、数据流量控制后，得到符合命令接口时序的数据帧，然后按照存命令控制接口(CIF)时序要求将所述符合命令接口时序的数据帧发送至存储器命令层；同时存储链路层对所述命令接口时序依次经过解析帧格式、解码提取后，得到解码后的命令接口时序，并通过存储器控制接口(MIF)将所述解码后的命令接口时序发送至用户应用逻辑层。
[0036]所述用户逻辑分别用于获取寄存器配置命令、用户逻辑工作时所需系统时钟和用户逻辑全局复位信号、操作指令数据流、用户逻辑所需数据格式的操作命令，以及当前时刻物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元、基础设施以及用户应用逻辑层各自工作状态;所述操作指令数据流包含存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令各自对应数据流。
[0037]所述存储器维护和配置单元在存储器控制器中属于独立的功能单元，用于通过辅助接口获取用户逻辑发送过来的寄存器配置命令，然后解析所述寄存器配置命令，得到解析后的寄存器配置命令，并将解析后的寄存器配置命令分别发送至物理层、介质接口层、存储器命令层和存储链路层；同时存储器维护和配置单元用于分别读取物理层、介质接口层、存储器命令层和存储链路层各自对应的寄存器配置命令，并通过辅助接口发送至用户逻辑。
[0038]所述基础设施通过系统接口获取用户逻辑工作时所需系统时钟和用户逻辑全局复位信号，然后对所述用户逻辑工作时所需系统时钟和用户逻辑全局复位信号依次进行锁相环、时钟扇出以及复位同步操作，获得多个工作时钟和与多个工作时钟分别同步的工作复位信号，并将多个工作时钟和与多个工作时钟分别同步的工作复位信号分别发送至物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元；同时，将多个工作时钟和与多个工作时钟分别同步的工作复位信号输出至用户逻辑。
[0039]所述状态采集单元用于获取当前时刻物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元、基础设施以及用户应用逻辑层各自工作状态，并通过状态接口将当前时刻物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元、基础设施以及用户应用逻辑层各自工作状态发送至用户逻辑。
[0040]所述用户应用逻辑层是用户逻辑自定义功能的分层，用于通过用户接口获取用户逻辑发送过来的操作指令数据流和用户逻辑所需数据格式的操作命令，并组织成存储器控制接口(MIF)所需数据格式和操作格式，然后通过存储器控制接口(MIF)发送至存储链路层；同时所述存储链路层从用户逻辑获取Nand Flash存储器阵列所能识别的操作命令，所述Nand Flash存储器阵列所能识别的操作命令包括存储、读取、功能配置操作、直接存储访问(Direct Menory Access，DMA)写入、DMA读取、可编程输入输出(Program Input Output，P10)写入、P1读取、批量擦除、简单擦除或初始化操作命令，并对所述Nand Flash存储器阵列所能识别的操作命令依次进行解析和重构，得到用户逻辑所需数据格式的操作命令，再通过状态接口将所述用户逻辑所需数据格式的操作命令发送至用户逻辑。
[0041](二)参照图3，为PCIe总线控制器的结构示意图；PCIe控制器包含物理层、链路层和传输层，所述传输层包含寄存器文件、直接内存访问(Direct Memory Access，DMA)控制器、电源管理;物理层和链路层分别通过Xi I inx提供的IP完成各自功能;传输层提供两个双向端口，分别为用户寄存器端口(User Register Port)和直接内存访问(Direct MemoryAccess，DMA)端口，其中程序输出/输入传输时，用户通过用户寄存器端口访问寄存器文件时，分别对应这个端口的上行箭头和下行箭头)，寄存器文件通过PCIe协议透明映射到主控计算机中的存储区域进行读取，所述访问包括读和写;DMA端口通过DMA控制器完成大批量数据收发工作;用户数据由DMA端口进入PCIe总线控制器，依次经过DMA控制器、链路层和物理层按照PCIe协议进行封装，得到通信数据，并经过PCIe总线发送至主控计算机；同时主控计算机经过PCIe总线下发通信数据，经过物理层、链路层和传输层依次进行解封装，得到用户数据，并将用户数据通过DMA端口送出；所述电源管理为电源管理模块，用于为PCIe总线控制器供电。
[0042](三)SR1控制器采用全网状互联结构，能够实现任意节点的高速互联，即实现板间高速通行，如图4所示，SR1控制器包含用户逻辑、直接内存访问(Direct MemoryAccessDMA)控制器、传输层、链路层、物理层、基础设施；用户逻辑将数据发送到DMA控制器，经过DMA控制器封装之后再按SR1协议依次经过传输层、链路层和物理层进行封装，得到最终封装完成的数据，并将最终封装完成的数据按照SR1协议通过SR1链路发送；同时接收SR1链路上的数据，并依次经过物理层、链路层和传输层解封装后输出给用户逻辑。
[0043](四)嵌入式软核处理器是本发明的控制核心，负责整个系统的状态维护和操作分配，主要功能是接收并解析来自主控计算机的操作指令并检测片内控制器状态并通过PCIe总线向上位机上报，指令解释功能负责将上位机的操作指令解释为存储器阵列控制器、SR1控制器的寄存器指令，负责配置功能寄存器和填写状态寄存器。
[0044]上述四大功能模块以嵌入式软核处理器为核心，通过AXI总线连接，嵌入式软核处理器通过AXI总线分别对PCIe控制器、SR1控制器和全固态半导体存储器阵列控制器完成功能设置和状态读，如图1的FPGA内部框图所示;其次，PCIe控制器、SR1控制器和全固态半导体存储器阵列控制器之间分别有专用的高速数据接口，符合AXI_Stream标准，能够通过嵌入式软核处理器控制进行高速的数据传输。
[0045]其中，上述嵌入式软核处理器、PCIe总线控制器、全固态半导体存储器阵列控制器和SR1控制器均在板载FPGA内部实现，通过Nand Flash的10接口总线控制板载全固态半导体存储器阵列实现高速大容量数据存储;在本发明装置中，高密度全固态半导体存储器阵列存储板通过PCIe总线与主控计算机进行连接，完成命令控制和数据传输(包络导入和导出)，通过SR1控制器分别完成和其他设备之间的数据连接，以及完成数据的记录和回放；所述其他设备如AD采集板卡、信号处理板卡，并通过VPX总线背板连接。
[0046]图1显示的本发明全局结构中，主控计算机作为上位机起到中心控制、数据存储和回存功能。图5为存储板控制界面图；在图5中，标号I所指部分为文件信息列表，用于显示并记录存储设备的类文件信息，包括文件名、文件类型、记录时间、文件大小、起始地址、结束地址和数据来源，所述类文件信息由XML文件存储在主控计算机中，主控计算机通过定义于PCIe总线上的主机接口协议完成和存储板之间的通信，实现状态自检、记录、回放、导入、导出、删除、格式化和强制停止功能，下面详细阐述每一项功能的作用。
[0047]图5中标号2所指部分为自检，即向存储板发送主机接口命令中的自检命令，依次完成存储板工作状态的检测并回馈检测结果，其中所述检测包括全固态半导体存储器阵列控制器工作状态、全固态半导体存储器阵列的工作模式和当前状态、PCIe控制器工作状态、SR1控制器的链路联通状态和嵌入式软核处理器运行状态。
[0048]图5中标号3所指部分为记录，即向存储板发送主机接口命令中的记录命令，所述记录命令包括记录起始地址和记录长度，图6显示记录工作子界面，在该界面中，用户可配置记录参数，所述记录参数为记录文件名、记录时间、记录起始地址、记录长度;存储板收到命令后，嵌入式软核处理器进行解析命令，获得记录长度和记录起始地址，向全固态半导体存储器阵列控制器发送批量写入操作，并向SR1控制器发送接收操作，并控制SR1控制器将记录长度和记录起始地址送入全固态半导体存储器阵列控制器，完成记录长度和记录起始地址接收并记录到全固态半导体存储器阵列中。
[0049]图5中标号4所指部分为回放，即向存储板发送主机接口命令中的回放命令，所述回放命令包括回放起始地址、回放长度和流量控制选项，图7显示回放工作子界面，在该界面中，用户可配置回放参数，所述回放参数为回放文件名、回放时间、回放起始地址、回放长度、回放流量控制使能、回放流量控制字等；存储板收到命令后，嵌入式软核处理器调度SR1控制器和全固态半导体存储器阵列控制器从全固态半导体存储器阵列中读取数据并通过SR1接口发送往其他设备，所述其他设备为AD采集板卡、信号处理板卡，并通过VPX总线背板连接;其中，所述流量控制选项属于源端流量控制，用于控制发送数据速度。
[0050]图5中标号5所指部分为导出，即向存储板发送主机接口命令中的导出命令，所述导出命令包括导出起始地址和导出长度，图8显示导出工作子界面，在该界面中，用户可配置导出参数，所述导出参数为导出文件名、导出时间、导出起始地址、导出长度等;存储板收到命令后，嵌入式软核处理器解析命令，获得导出起始地址和导出长度，通过AXI总线控制全固态半导体存储器阵列控制器进行读取操作，同时通过AXI总线向PCIe控制器发送直接内存访问命令，PCIe控制器接收直接内存访问命令并发送至主控计算机，主控计算机接收直接内存访问命令后配置PCIe控制器中的DMA控制器;其中，所述配置包括DMA控制器的包长度、DMA控制器的包个数和DMA控制器的地址;最后，全固态半导体存储器阵列控制器读取的导出起始地址和导出长度将通过PCIe控制器的DMA控制器以DMA方式向主控计算机发送。
[0051]图5中标号6所指部分为导入，即向存储板发送主机接口命令中的导入命令，所述导入命令包括导入起始地址和导入长度，图9显示导入工作子界面，在该界面中，用户可配置导入参数，所述导入参数为导入文件名、导入时间、导入起始地址、导入长度等。板卡收到导入命令后通过AXI总线发送至嵌入式软核处理器，嵌入式软核处理器接收导入命令并进行解析，获得导入起始地址和导入长度，然后配置PCIe控制器中的DMA控制器并通知主控计算机，主控计算机收到导入命令响应后配置PCIe控制器中的DMA控制器，然后从主控计算机接收导入起始地址和导入长度并写入全固态半导体存储器阵列中；其中，所述配置包括DMA控制器的包长度、DMA控制器的包个数和DMA控制器的地址。
[0052]图5中标号7所指部分为删除，即向存储板发送主机接口命令中的删除命令，所述删除命令包括删除起始地址和删除长度，同时主控计算机清除文件信息列表中的对应文件记录，存储板收到删除命令后，嵌入式软核处理器调度全固态半导体存储器阵列控制器并启动擦除操作，对所述对应文件记录进行物理擦除操作。
[0053]图5中标号8所指部分为格式化，即向存储板发送主机接口命令中的格式化命令，同时主控计算机清空文件信息列表中的所有文件记录，板卡收到格式化命令后，嵌入式软核处理器调度全固态半导体存储器阵列控制器并启动全阵列擦除操作，进而对全固态半导体存储器阵列进行物理擦除操作。
[0054]图5中标号9所指部分为强制停止，即用于向存储板发送主机接口命令中的强制停止命令，同时主控计算机等待存储板之间的状态回馈;板卡收到强制停止命令后，嵌入式软核处理器根据当前工作状态，向SR1控制器、PCIe控制器和全固态半导体存储器阵列控制器分别发送对应的紧急停止控制，然后存储板进入自检模式，检测存储板当前状态并反馈给主控计算机。
[0055]另外，本发明专用装置具备如下功能:
[0056](— )全固态半导体阵列加固存储设备:在外场实验和实际系统运行的条件下，收集高速的原始数据流有助于现象的分析、技术调整和系统状态监视，在多数条件下，需要加固的专用设备才能应对实际系统运行的恶劣条件、包括高温差、高湿度、强震动、多粉尘等气象气候条件。本发明采用全固态半导体存储，属于加固类嵌入式设备，具备工业级环境条件指标，其固有的机械稳定性从设计上保证了本设备在恶劣条件下的稳定可靠运行。
[0057](二)高速实时数字信号的记录和播放:在高速的嵌入式实时信号处理系统中，原始数据的高带宽对采集、存储和播放都提出了极高的要求;而原始数据的采集和回放对于系统性能评估、系统运行状态监测将是不可或缺的，本发明通过多项技术手段实现了在嵌入式系统中实现高速原始数字信号的采集和回放。
[0058](三)用于半实物仿真的任意波形信号数字信号播放源:大型系统的联调工作往往涉及多家单位共同联调，在研发前期的分系统调试、使用过程中的分机检验、算法的性能评估都需要数字信号播放设备给信号处理分系统提供稳定的、可控的、模拟真实前端的数字信号，本发明为此类半实物仿真需求提供了完备的解决方案。原始数据、仿真构造的特定波形数据或者其他任何满足特定需求的数据都可以预先通过主控计算机导入本设备，并在嵌入式系统中播放该数据，实现了半实物仿真验证测试的功能。
[0059]本发明通过以下技术手段实现了一体化专用高密度高速存储和播放:
[0060](— )采用定制的高密度大容量半导体存储器阵列控制器解决存储器控制问题:本发明采用独立半导体存储颗粒作为基本存储介质;对于大规模的存储阵列尚没有专用的控制器IP提供使用，因此，本发明采用定制开发的存储器阵列控制器，完成对高密度阵列的高速无差错的读写访问控制。
[0061](二)采用PCIe总线实现了和主控计算机的控制和数据交换:本发明作为计算机外围设备通过PCIe总线接入计算机系统，挂载在计算机内部的PCIe总线上，通过主控计算机实现对本发明的命令控制和数据存取操作，具有较大的控制灵活性和数据接口带宽。[〇〇62](三)采用SR10数据总线实现了高速原始数据流的采集和播放:在嵌入式设备中， 本发明与其他嵌入式板卡采用SR10控制器实现互联，并进行高速原始数据流的采集和播放，属于异构全网状互联架构，提供了高速可控的系统互联。[〇〇63](四)采用源端流量控制技术和存储专用帧设计实现了可控速度播放:本发明采用了专用的存储专用帧结构对存储的原始数据进行封装，提高了存储可靠性，并配合本发明的源端流量控制技术，能够实现可控可变的输出有效数据率，满足了后端接收系统对不同数据率的要求，提高了系统适配性能。[〇〇64](五)采用嵌入式软核处理器作为主控制器实现了系统远程升级和需求变更:本发明采用片上系统作为板载主控制器，嵌入式软核处理器与板载外设之间采用AXI总线连接， 保证了连接的高带宽、控制的灵活性和便捷的拓展性，嵌入式软核处理器丰富的外部接口和软件可编程的特性为本发明提供了远程系统升级的特性。
[0065]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围；这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，包括:高密度全固态半导体存储器阵列存储板和主控计算机;所述高密度全固态半导体存储器阵列存储板包括FPGA和全固态半导体存储器阵列;所述FPGA包括:嵌入式软核处理器、AXI总线、PCIe控制器、全固态半导体存储器阵列控制器和SR1控制器;所述主控计算机包含一个双向端口，所述嵌入式软核处理器包含一个双向端口，所述AXI总线包含四个双向端口，所述PCIe控制器包含两个双向端口，所述全固态半导体存储器阵列控制器包含四个双向端口，所述SR1控制器包含两个双向端口，所述全固态半导体存储器阵列包含一个双向端口； 主控计算机通过PCI e总线双向电连接PCI e控制器的一个双向端口，AXI总线的四个双向端口分别电连接嵌入式软核处理器的双向端口、PCI e控制器的另一个双向端口、全固态半导体存储器阵列控制器的一个双向端口、SR1控制器的一个双向端口 ；全固态半导体存储器阵列控制器的另外三个双向端口分别电连接PCIe控制器的剩余一个双向端口、全固态半导体存储器阵列的双向端口、SR1控制器的另一个双向端口； 所述主控计算机用于获取控制指令和雷达回波，并通过PCIe总线将所述控制指令和雷达回波发送至PCIe控制器;所述控制指令包括存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令； 所述PCIe控制器用于接收控制指令和雷达回波，并对接收到的控制指令进行解析，然后通过AXI总线将解析后的控制指令发送至嵌入式软核处理器;嵌入式软核处理器用于接收并执行解析后的控制指令，然后通过PCIe控制器给主控计算机反馈工作状态;将解析后的控制指令发送至全固态半导体存储器阵列控制器；同时所述PCIe控制器将雷达回波进行打包，并按照PCIe协议与主控计算机进行通信;所述工作状态为解析后的控制指令开始执行、正在执行或执行完毕； 所述全固态半导体存储器阵列控制器用于获取解析后的控制指令和雷达回波，并对雷达回波进行编码，获得编码后的雷达回波，并将编码后的雷达回波发送至全固态半导体存储器阵列进行存储;全固态半导体存储器阵列将存储的编码后的雷达回波发送至全固态半导体存储器阵列控制器进行解码，得到雷达回波，并将雷达回波发送至主控计算机;全固态半导体存储器阵列控制器根据解析后的控制指令获取全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，并将全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态发送至嵌入式软核处理器，嵌入式软核处理器用于接收并打包全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态，然后通过PCIe控制器给主控计算机反馈全固态半导体存储器阵列和全固态半导体存储器阵列控制器各自工作状态；同时将编码后的雷达回波发送至SR1控制器； 所述SR1控制器用于获取控制指令和编码后的雷达回波，并将获得的控制指令发送至嵌入式软核处理器进行解析与执行，然后通过AXI总线给PCIe控制器反馈当前SR1控制器的工作状态；同时将编码后的雷达回波通过SR1链路发送至外接设备进行半实物仿真或雷达信号处理。2.如权利要求1所述的一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，所述全固态半导体存储器阵列控制器的模块结构包括全固态半导体存储器阵列存储器、用户逻辑、基础设施和状态采集单元:所述全固态半导体存储器阵列存储器包括:存储控制器、用户逻辑层、基础设施、状态采集单元;所述存储控制器包括:物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元;所述物理层与所述介质接口层连接，所述介质接口层与所述存储器命令层连接，所述存储器命令层与所述存储链路层连接，所述存储链路层与所述用户应用逻辑层连接;所述用户逻辑包含四个端口，分别连接所述用户应用逻辑层、所述存储器维护和配置单元、所述基础设施和所述状态采集单元。3.如权利要求2所述的一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，所述物理层用于接收解析后的控制指令和雷达回波，所述解析后的控制指令包括存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令，并获取双倍速率同步时序接口模型物理层数据流、单倍速率异步时序接口模型物理层数据流或解析后的重组数据流，并对雷达回波进行数据边沿同步、延迟调整、时序调整或扇出，得到操作时序，然后发送至Nand Flash存储器阵列中；同时物理层还用于从Nand Flash存储器阵列接收时序数据流，然后依次经过缓存同步、时序调整、延迟调整、时钟重建、数据重采样或数据对齐操作，得到双倍速率同步时序接口模型物理层数据流或单倍速率异步时序接口模型物理层数据流，并发送至介质接口层； 所述介质接口层用于接收物理层发送过来的双倍速率同步时序接口模型物理层数据流或单倍速率异步时序接口模型物理层数据流，以及获取存储命令层发送过来的分解后的Nand Flash操作数据流，并按照双倍速率同步时序接口模型物理层数据流或单倍速率异步时序接口模型依次进行解析操作和重组数据流，得到解析后的重组数据流，然后将所述解析后的重组数据流发送至物理层；同时介质接口层用于接收物理层发送过来的双倍速率同步时序接口模型物理层数据流、单倍速率异步时序接口模型物理层数据流或解析后的重组数据流，并依次进行解析和重构，得到Nand Flash操作数据流，然后将所述Nand Flash操作数据流发送至存储器命令层。4.如权利要求2所述的一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，所述存储器命令层用于接收所述Nand Flash操作数据流，并分别从存储链路层获取Nand Flash操作数据流的对应指令，以及从存储链路层获取符合命令接口时序的数据帧，然后依次进行解析和分解，得到分解后的Nand Flash操作数据流，再将所述分解后的Nand Flash操作数据流发送至介质接口层；同时存储器命令层用于接收介质接口层发送过来的分解后的Nand Flash操作数据流，经过打包后得到命令接口时序，并将所述命令接口时序发送至存储链路层； 所述存储链路层用于接收所述命令接口时序，并获取用户应用逻辑层发送过来的操作命令和对应操作数据，并依次经过组织帧格式、添加差错控制编码、数据流量控制后，得到符合命令接口时序的数据帧，然后按照存命令接口时序要求将所述符合命令接口时序的数据帧发送至存储器命令层；同时存储链路层对所述命令接口时序依次经过解析帧格式、解码提取后，得到解码后的命令接口时序，并将所述解码后的命令接口时序发送至用户应用逻辑层。5.如权利要求2所述的一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，所述用户逻辑分别用于获取寄存器配置命令、用户逻辑工作时所需系统时钟和用户逻辑全局复位信号、操作指令和数据流、用户逻辑所需数据格式的操作命令，以及当前时刻物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元、基础设施以及用户应用逻辑层各自工作状态;所述操作指令包含存储指令、读取指令、擦除指令、初始化指令和功能配置操作指令； 所述存储器维护和配置单元用于获取用户逻辑发送过来的寄存器配置命令，然后解析所述寄存器配置命令，得到解析后的寄存器配置命令，并将解析后的寄存器配置命令分别发送至物理层、介质接口层、存储器命令层和存储链路层；同时存储器维护和配置单元用于分别读取物理层、介质接口层、存储器命令层和存储链路层各自对应的寄存器配置命令，并发送至用户逻辑； 所述基础设施获取用户逻辑工作时所需系统时钟和用户逻辑全局复位信号，然后对所述用户逻辑工作时所需系统时钟和用户逻辑全局复位信号依次进行锁相环、时钟扇出以及复位同步操作，获得多个工作时钟和与多个工作时钟分别同步的工作复位信号，并将多个工作时钟和与多个工作时钟分别同步的工作复位信号分别发送至物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元；同时，将多个工作时钟和与多个工作时钟分别同步的工作复位信号输出至用户逻辑。6.如权利要求2所述的一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，所述状态采集单元用于获取当前时刻物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元、基础设施以及用户应用逻辑层各自工作状态，并通过状态接口将当前时刻物理层、介质接口层、存储器命令层、存储链路层、存储器维护和配置单元、基础设施以及用户应用逻辑层各自工作状态发送至用户逻辑； 所述用户应用逻辑层用于获取用户逻辑发送过来的操作指令和数据流，并组织成存储器控制接口所需数据格式和操作格式，然后发送至存储链路层；同时所述存储链路层从用户逻辑获取Nand Flash存储器阵列所能识别的操作命令，所述Nand Flash存储器阵列所能识别的操作命令包括存储、读取、功能配置操作、直接存储访问写入、直接存储访问读取、可编程输入输出写入、可编程输入输出读取、批量擦除、简单擦除或初始化操作命令，并对所述Nand Flash存储器阵列所能识别的操作命令依次进行解析和重构，得到用户逻辑所需数据格式的操作命令，再将所述用户逻辑所需数据格式的操作命令发送至用户逻辑。7.如权利要求1所述的一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，所述PCIe控制器包含物理层、链路层和传输层，所述传输层包含寄存器文件、直接内存访问控制器、电源管理;物理层和链路层分别通过Xilinx提供的IP完成各自功能；传输层提供两个双向端口，分别为用户寄存器端口和直接内存访问端口，其中程序输出/输入传输时，用户通过用户寄存器端口访问寄存器文件时，寄存器文件通过PCIe协议透明映射到主控计算机中的存储区域进行读取;直接内存访问端口通过DMA控制器完成大批量数据收发工作；用户数据由直接内存访问端口进入PCIe总线控制器，依次经过DMA控制器、链路层和物理层按照PCIe协议进行封装，得到通信数据，并经过PCIe总线发送至主控计算机；同时主控计算机经过PCIe总线下发通信数据，经过物理层、链路层和传输层依次进行解封装，得到用户数据，并将用户数据通过直接内存访问端口送出;所述电源管理为电源管理模块，用于为PCIe总线控制器供电。8.如权利要求1所述的一种基于全固态半导体存储器阵列的雷达数字信号处理装置，其特征在于，所述SR1控制器包含用户逻辑、直接内存访问控制器、传输层、链路层、物理层、基础设施；用户逻辑将数据发送到DMA控制器，经过直接内存访问控制器封装之后再按SR1协议依次经过传输层、链路层和物理层进行封装，得到最终封装完成的数据，并将最终封装完成的数据按照SR1协议通过SR1链路发送；同时接收SR1链路上的数据，并依次经过物理层、链路层和传输层解封装后输出给用户逻辑。
【文档编号】G06F13/38GK105955899SQ201610256793
【公开日】2016年9月21日
【申请日】2016年4月22日
【发明人】苏涛, 徐杰, 仲鸣, 张辉
【申请人】西安电子科技大学