晶片尺寸等级的感测晶片封装体及其制造方法
【专利摘要】本发明提供一种晶片尺寸等级的感测晶片封装体及其制造方法，该晶片尺寸等级的感测晶片封装体包括感测晶片、触板以及着色层。感测晶片具有相对的第一上表面与第一下表面，且包括：感测元件以及多个相邻该感测元件的导电垫，位于邻近该第一上表面处；多个硅通孔，位在第一下表面且露出其所对应的导电垫的表面；多个导电结构，设置于第一下表面；及一重布线层，位于第一下表面以及多个硅通孔内，用以分别连接每一导电垫以及每一导电结构。触板具有相对的第二上表面与第二下表面，且设置于感测晶片上。着色层位于感测晶片与触板之间。本发明不需要选择提高电容值所需要的高介质系数材料，由此降低了生产成本，且可使感测晶片封装模组的效率更高。
【专利说明】
晶片尺寸等级的感测晶片封装体及其制造方法
技术领域
[0001]本发明关于一种感测晶片封装体，且特别是有关于一种晶片尺寸等级的感测晶片封装体及其制造方法。
【背景技术】
[0002]具有感测功能的晶片封装体的感测装置在传统的制作过程中容易受到污染或破坏，造成感测装置的效能降低，进而降低晶片封装体的可靠度或品质。此外，为符合电子产品朝向微型化的发展趋势，有关电子产品封装构造中，用以承载半导体晶片的封装基板如何降低厚度，亦为电子产品研发中一项重要的课题。有关封装基板的制作过程中，其于薄形晶片层上制作线路。若封装基板为符合微型化的要求，而选用厚度过薄的封装基板时，不但封装基板的生产作业性不佳，封装基板也易因厚度过薄，而于封装制程受到环境因素影响会产生变形翘曲或损坏，造成产品不良等问题。
[0003]此外，触控面板或具感测功能(例如生物特征辨识)的面板是目前流行的科技趋势，但使用者长期频繁地按压面板的情况下，将使位在面板底下的触控元件故障失效。故，具有硬度9以上的材料，例如蓝宝石基板，乃脱颖而出被选作触控面板表面的触板，通过其仅耐刮的优点，保护面板底下的半导体元件。不过，目前市面上用以保护触控元件或生物特征感测元件的蓝宝石基板，其厚度均大于200μπι，由于电容式触控面板或具生物特征辨识感测功能的面板均通过触板的电容变化来传递信号，且众所周知平形板电容器电容方程式如下:
[0004]c=e*A/d
[0005]C:平形板电容器电容
[0006]ε:介质电容系数
[0007]A:平形板面积
[0008]d:两平形板间的距离
[0009]如上述平形板电容器电容方程式所示，在介质电容系数与平形板面积不变的情况下，电容的大小与两平形板间的距离成反比，故当平形板的厚度越大时，意味两平形板间的距离越大，导致电容变小。
【发明内容】
[0010]有鉴于此，为了改善如上所述的缺点，增加电容式触控面板或具感测功能的面板的灵敏度，本发明乃提出一种新的晶片尺寸等级的(chip scale)感测晶片封装模组以及其制造方法，通过使用硬度大于七的材料作为触板，且降低其厚度，使得电容式触控面板或具感测功能的面板的电容值可以提高，增加其灵敏度。
[0011]此外，本发明乃通过晶圆级封装制程达成，不仅可以使本发明的薄触板可以精确地放置在感测晶片上，且在搭配旋涂制程情况下，使得触板晶圆与具感测元件的晶圆之间的粘着胶厚度降低，故可以不需要再选择提高电容值所需要的高介质系数材料，而改用具中、低介质电容系数的材料即可，不仅降低生产成本，也进而可提供一效率更高的晶片等级的感测晶片封装模组。此外，由于触板在感测晶片的半导体制程中同时结合，因此同时具有晶片尺寸等级，可避免现有技术中感测晶片与触板不匹配的问题。
[0012]本发明的一目的是提供一种晶片尺寸等级的感测晶片封装体，包括感测晶片、触板以及着色层。感测晶片具有相对的第一上表面与第一下表面，且包括:一感测元件以及多个相邻该感测元件的导电垫，位于邻近该第一上表面处；多个硅通孔，位在该第一下表面且露出其所对应的导电垫的表面;多个导电结构，设置于该第一下表面；以及一重布线层，位于该第一下表面以及该多个硅通孔内，用以分别连接每一该多个导电垫以及每一该多个导电结构。该触板具有相对的一第二上表面与一第二下表面，且设置于该感测晶片上。该着色层位于该感测晶片与该触板之间。
[0013]本发明的另一目的是提供一如上所述的晶片尺寸等级的感测晶片封装体，且还包括有一粘着层，该粘着层位于该感测晶片与该着色层之间或位于该触板与该着色层之间或掺混于该着色层内。
[0014]本发明的另一目的是提供一如上所述的晶片尺寸等级的感测晶片封装体，其中该粘着层的材料包括中、低电容系数的介质材料。
[0015]本发明的另一目的是提供一如上所述的晶片尺寸等级的感测晶片封装体，其中该触板与该感测晶片的大小相同。
[0016]本发明的另一目的是提供一如上所述的晶片尺寸等级的感测晶片封装体，其中该触板与感测晶片的俯视轮廓均为矩形。
[0017]本发明的另一目的是提供一如上所述的晶片尺寸等级的感测晶片封装体，其中该触板的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
[0018]本发明的另一目的是提供一如上所述的晶片尺寸等级的感测晶片封装体，该硅通孔的截面积大小自邻近该第一上表面处往邻近该第一下表面处递增。
[0019]本发明的另一目的是提供一如上所述的晶片尺寸等级的感测晶片封装体，其中该导电结构包括焊球、焊接凸块或导电柱。
[0020]本发明的另一目的是提供另一种晶片尺寸等级的感测晶片封装体，包括感测晶片、触板以及着色层。该感测晶片具有相对的第一上表面与第一下表面、第一侧壁以及第二侧壁，该第一侧壁以及该第二侧壁分别连接该第一上表面以及该第一下表面的相对两侧，该感测晶片包括:一感测元件以及多个相邻该感测元件的导电垫，位于邻近该第一上表面处，且该第一侧壁以及该第二侧壁分别裸露出其中一该多个导电垫的侧边;多个导电结构，设置于该第一下表面;及一重布线层，位在该第一下表面、该第一侧壁以及该第二侧壁，用以分别连接每一该多个导电垫以及每一该多个导电结构。该触板具有相对的一第二上表面与一第二下表面，且设置于该感测晶片上。该着色层位于该感测晶片与该触板之间。
[0021]本发明的另一目的是提供另一种如上所述的晶片尺寸等级的感测晶片封装体，还包括有一粘着层，该粘着层位于设置于该感测晶片与该着色层之间或位于该触板与该着色层之间或掺混于该着色层内。
[0022]本发明的另一目的是提供另一种如上所述的晶片尺寸等级的感测晶片封装体，其中该粘着层的材料包括中、低电容系数的介质材料。
[0023]本发明的另一目的是提供另一种如上所述的晶片尺寸等级的感测晶片封装体，其中该触板与该感测晶片的大小相同。
[0024]本发明的另一目的是提供另一种如上所述的晶片尺寸等级的感测晶片封装体，其中该触板与感测晶片的俯视轮廓均为矩形。
[0025]本发明的另一目的是提供另一种如上所述的晶片尺寸等级的感测晶片封装体，其中该触板的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
[0026]本发明的另一目的是提供另一种如上所述的晶片尺寸等级的感测晶片封装体，其中该导电结构包括焊球、焊接凸块或导电柱。
[0027]本发明的另一目的是提供一种晶片尺寸等级的感测晶片封装体的制造方法，包括:提供一感测元件晶圆，该感测元件晶圆具有相对的一第一上表面和一第一下表面，且该感测元件晶圆包括多个晶片区，每一晶片区包括位于邻近该第一上表面处的一感测元件以及多个相邻该感测元件的导电垫;提供一触板晶圆，该触板晶圆包括多个触板区，其中每一该多个触板区分别对应于一相异的该多个晶片区，且每一该多个触板区均具有相对的一第二上表面与一第二下表面;旋涂一着色层于该感测元件晶圆的该第一上表面或该触板晶圆的该第二下表面;使该感测元件晶圆与该触板晶圆结合成一堆叠结构，且该着色层夹于该感测元件晶圆与该触板晶圆之间；薄化该感测元件晶圆的该第一下表面;在该第一下表面形成多个第一硅通孔，且每一该多个第一硅通孔分别暴露出每一该多个导电垫;形成一绝缘层覆盖于该第一下表面上以及每一该多个第一硅通孔内所暴露的侧壁及该侧壁所围绕的底部，且位在该底部的该绝缘层上形成有多个暴露出该多个导电垫的第二硅通孔，且每一该多个第二硅通孔与该每一该多个第一硅通孔贯通;形成一重布线层于该绝缘层上，并通过该多个第二硅通孔与每一该多个导电垫电性连接;形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第三硅通孔;形成多个导电结构于该第三硅通孔内，且该每一该多个导电结构分别与该重布线层电性连接；以及切割该多个晶片区及其所对应的触板区，以获得多个独立的晶片尺寸等级的感测晶片封装体。
[0028]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中还包括形成一粘着层，该粘着层旋涂于该感测元件晶圆与该着色层之间，或旋涂于该触板晶圆的该第二下表面上，或掺混于该着色层内。
[0029]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该粘着层的材料包括中、低电容系数的介质材料。
[0030]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该触板区与该晶片区的大小相同。
[0031]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该触板区与感测晶片区的俯视轮廓均为矩形。
[0032]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该触板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
[0033]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，该第一硅通孔的截面积大小自邻近该第一上表面处往邻近该第一下表面处递增。
[0034]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该导电结构包括焊球、焊接凸块或导电柱。
[0035]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该触板晶圆形成于一暂时性基板上，且该暂时性基板在该切割该多个晶片区及其所对应的触板区以获得多个独立的晶片尺寸等级的感测晶片封装体的步骤后被移除。
[0036]本发明的另一目的是提供另一种晶片尺寸等级的感测晶片封装体的制造方法，包括:提供一感测元件晶圆，该感测元件晶圆具有相对的一第一上表面和一第一下表面，且该感测元件晶圆包括多个晶片区，每一晶片区包括一感测元件以及多个相邻该感测元件的导电垫位于邻近该第一上表面处;提供一触板晶圆，该触板晶圆包括多个触板区，其中每一该多个触板区分别对应于一相异的该多个晶片区，且每一该多个触板区均具有相对的一第二上表面与一第二下表面;旋涂一着色层于该感测元件晶圆的该第一上表面或该触板晶圆的该第二下表面;使该感测元件晶圆与该触板晶圆结合成一堆叠结构，且该着色层夹于该感测元件晶圆与该触板晶圆之间；薄化该感测元件晶圆的该第一下表面;形成多个贯穿该第一下表面且对应于该多个导电垫的第四硅通孔;形成一绝缘层覆盖于该第一下表面上以及该多个第四硅通孔内；去除邻近该第四硅通孔的该绝缘层、部分该多个感测元件晶圆以及部分该多个导电垫，形成多个凹槽(notch)，其中每一该多个凹槽具有一第一、第二侧壁及一底部，分别连接该第一上表面以及该第一下表面的相对两侧，且该第一、第二侧壁分别裸露出其中一该多个导电垫的侧边;形成一重布线层于该绝缘层上，并且覆盖于该多个凹槽内的该第一、第二侧壁及该底部，用以分别连接每一该多个导电垫以及每一该多个导电结构；形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第五硅通孔;形成多个导电结构于该第五硅通孔内，且该每一该多个导电结构分别与该重布线层电性连接；以及切割该多个晶片区及其所对应的触板区，以获得多个独立的晶片尺寸等级的感测晶片封装体。
[0037]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，还包括形成一粘着层，该粘着层旋涂于该感测元件晶圆与该着色层之间，或旋涂于该触板晶圆的该第二下表面上，或掺混于该着色层内。
[0038]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该粘着层的材料包括中、低电容系数的介质材料。
[0039]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该触板区与该晶片区的大小相同。
[0040]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该触板区与感测晶片区的俯视轮廓均为矩形。
[0041]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该触板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
[0042]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该导电结构包括焊球、焊接凸块或导电柱。
[0043]本发明的另一目的是提供一种如上所述的晶片尺寸等级的感测晶片封装体的制造方法，其中该触板晶圆形成于一暂时性基板上，且该暂时性基板在该切割该多个晶片区及其所对应的触板区以获得多个独立的晶片尺寸等级的感测晶片封装体的步骤后被移除。
【附图说明】
[0044]图1A?IF显示根据本发明实施例一的晶片尺寸等级的感测晶片封装体的剖面制程。
[0045]图2A?2F显示根据本发明实施例二的晶片尺寸等级的感测晶片封装体的剖面制程。
[0046]图3A?3F显示根据本发明实施例三的晶片尺寸等级的感测晶片封装体的剖面制程。
[0047]图4A?4F显示根据本发明实施例四的晶片尺寸等级的感测晶片封装体的剖面制程。
[0048]图5A?5F显示根据本发明实施例五的晶片尺寸等级的感测晶片封装体的剖面制程。
[0049]图6A?6F显示根据本发明实施例六的晶片尺寸等级的感测晶片封装体的剖面制程。
[0050]其中，附图中符号的简单说明如下:
[0051 ] 100感测元件晶圆
[0052]100’晶片尺寸等级的感测晶片
[0053]10a第一上表面
[0054]10b第一下表面
[0055]HO感测元件
[0056]115导电垫
[0057]120晶片区
[0058]130着色层
[0059]140粘着层
[0060]150含有粘着剂的着色层
[0061]160触板晶圆
[0062]170’触板
[0063]170暂时性基板
[0064]190第一硅通孔
[0065]200开口
[0066]210绝缘层
[0067]220重布线层
[0068]230钝化保护层
[0069]250导电结构
[0070]260电路板
[0071]260a正面
[0072]260b背面
[0073]290第四硅通孔
[0074]295凹槽(notch)
[0075]295a第一侧壁
[0076]295b第二侧壁
[0077]295c底部
[0078]1000堆叠结构
[0079]2000堆叠结构
[0080]3000堆叠结构[0081 ]4000堆叠结构
[0082]5000堆叠结构
[0083]6000堆叠结构
[0084]A晶片尺寸等级的感测晶片封装体
[0085]B晶片尺寸等级的感测晶片封装体
[0086]C晶片尺寸等级的感测晶片封装体
[0087]D晶片尺寸等级的感测晶片封装体
[0088]E晶片尺寸等级的感测晶片封装体
[0089]F晶片尺寸等级的感测晶片封装体。
【具体实施方式】
[0090]以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。
[0091 ]〈实施例一〉
[0092]以下将配合图式图1A?1F，说明根据本发明的实施例一的晶片尺寸等级的感测晶片封装体以及其制造方法。
[0093]请先参照图1A，先提供一俯视轮廓为矩形的感测元件晶圆100，其具有相对的一第一上表面100a、第一下表面100b，且包括多个晶片区120，每一晶片区120在邻近第一上表面10a处形成有一感测元件110及多个相邻感测元件110的导电垫115。接着，旋涂一厚度约25Mi的着色层130于感测元件晶圆100上。
[0094]其次，请参照图1B，提供一俯视轮廓为矩形且厚度约ΙΟΟμπι的触板晶圆160，且该触板晶圆160放置于一厚度约为400μπι暂时基板170上，触板晶圆160包括多个触板区(未标示)，且每一个触板区分别对应于一个相异的晶片区120。然后，选择一具中、低介质电容系数的材料作为粘着层140，并旋涂于着色层130或触板晶圆160表面，并通过此粘着层140使得触板晶圆160与感测元件晶圆100结合成一堆叠结构1000。其中，触板晶圆160的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
[0095]接着，请参照图1C，对感测元件晶圆100的第一下表面10b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程)，以减少感测元件晶圆100的厚度(例如，小于大约ΙΟΟμπι)。
[0096]然后，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区120的第一下表面10b内同时形成多个对应于导电垫115的第一硅通孔190及多个位在切割道SC上的开口 200。
[0097]接着，请参照图1D，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在感测元件晶圆100的第一下表面10b上形成一绝缘层210，并填入第一硅通孔190及开口200内。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
[0098]然后，通过微影制程及蚀刻制程，去除部分位在第一硅通孔190底部(未标示)的绝缘层210，形成多个暴露出该等导电垫115的第二硅通孔(未标示)，且每一该等第二硅通孔(未标示)与每一该等第一硅通孔190贯通。然后，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成一图案化的重布线层220。重布线层220顺应性延伸至第一硅通孔190的侧壁(未标示)及底部(未标示)以及第二硅通孔(未标示)内，而未延伸至开口 200内。重布线层220可通过绝缘层210与感测元件晶圆100电性隔离，且可经由第一硅通孔190及第二硅通孔(未标示)电性连接露出的导电垫115。在一实施例中，重布线层220的材料可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。此外，重布线层220也可选择为不对称图案，例如在第一硅通孔190内，邻近切割道SC的晶片区120外缘处的重布线层220位于第一硅通孔190内而不延伸至第一下表面10b上。
[0099]接着，请参照图1E，通过沉积制程，在感测元件晶圆100的第一下表面10b上形成一钝化保护层230，且填入第一硅通孔190及开口 200内，以覆盖重布线层220。在一实施例中，钝化保护层230的材料可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。在本施例中，钝化保护层230仅部分填充第一硅通孔190，使得一孔洞(未标示)形成于第一硅通孔190内的重布线层220与钝化保护层230之间，形成如图1E所示的拱形轮廓。在其他实施例中，钝化保护层230亦可填满第一硅通孔190。
[0100]接着，通过微影制程及蚀刻制程，在感测元件晶圆100的第一下表面10b上的钝化保护层230内形成第三硅通孔(未标示)，以露出重布线层220的一部分。接着，通过电镀制程、网版印刷制程或其他适合的制程，在钝化保护层230的第三硅通孔(未标示)内填入导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。在一实施例中，导电结构250的材料可包括锡、铅、铜、金、镍其中之一或其组合。
[0101 ]接着，请参照图1F，沿着切割道SC(等同于沿着开口 200)切割钝化保护层230、着色层130、粘着层140及触板晶圆160和暂时性基板170。之后，剥除暂时性基板170，进而形成多个独立的晶片尺寸等级的感测晶片封装体A，且每一晶片尺寸等级的感测晶片封装体A均包括一俯视轮廓为矩形的晶片尺寸等级的感测晶片100’，其表面具有一感测元件110以及多个相邻感测元件110的导电垫115，以及一位在感测晶片100’上的触板160’，其俯视轮廓同样为矩形，且其大小与晶片尺寸等级的感测晶片100’相同。
[0102]接着，提供一电路板260，其具有一正面260a及相对的一反面260b，然后再将晶片尺寸等级的感测晶片封装体A接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。举例来说，导电结构250可由焊料(solder)所构成，将晶片尺寸等级的感测晶片封装体A放置于电路板260上后，可进行回焊(reflow)制程，以通过焊球将晶片尺寸等级的感测晶片封装体A接合至电路板260。再者，在将晶片尺寸等级的感测晶片封装体A接合至电路板260上之前或之后，可通过表面粘着技术(surfacemount technology，SMT)将所需的无源元件(例如，电感、电容、电阻或其他电子部件)形成于电路板260上。另外，亦可通过同一回焊制程将晶片尺寸等级的感测晶片封装体A及上述无源元件同时接合至电路板260上。
[0103]〈实施例二〉
[0104]以下将配合图式图2A?2F，说明根据本发明的实施例二的晶片尺寸等级的感测晶片封装体以及其制造方法。
[0105]请先参照图2A，先提供一俯视轮廓为矩形的感测元件晶圆100，其具有相对的一第一上表面100a、第一下表面100b，且包括多个晶片区120，每一晶片区120在邻近第一上表面10a处形成有一感测元件110及多个相邻感测元件110的导电垫115。接着，选择一具中、低介质电容系数的材料作为粘着层140，旋涂于感测元件晶圆100的第一上表面10a上。
[0106]其次，请参照图2B，提供一俯视轮廓为矩形且厚度约ΙΟΟμπι的触板晶圆160，且该触板晶圆160放置于一厚度约为400μπι暂时基板170上，触板晶圆160其包括多个触板区(未显示)，且每一个触板区分别对应于一个相异的晶片区120。然后，旋涂一着色层130于触板晶圆160表面，并通过粘着层140使得触板晶圆160与感测元件晶圆100结合成一堆叠结构2000，且着色层130夹于该触板晶圆160与感测元件晶圆100之间。其中，触板晶圆160的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
[0107]接着，请参照图2C，对感测元件晶圆100的第一下表面100b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程)，以减少感测元件晶圆100的厚度(例如，小于大约ΙΟΟμπι)。然后，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区120的第一下表面10b内同时形成多个对应于导电垫115的第一硅通孔190及多个位在切割道SC上的开口 200。
[0108]接着，请参照图2D，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在感测元件晶圆100的第一下表面10b上形成一绝缘层210，并填入第一硅通孔190及开口200内。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。然后，通过微影制程及蚀刻制程，去除部分位在第一硅通孔190底部(未标示)的绝缘层210，而露出对应的导电垫115，形成多个暴露出该等导电垫115的第二硅通孔(未标示)，且每一该等第二硅通孔(未标示)与每一该等第一硅通孔190贯通。
[0109]然后，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成一图案化的重布线层220。重布线层220顺应性延伸至第一硅通孔190的侧壁(未标示)及底部(未标示)以及第二娃通孔(未标示)内，而未延伸至开口 200内。重布线层220可通过绝缘层210与感测元件晶圆100电性隔离，且可经由第一硅通孔190及第二硅通孔(未标示)电性连接露出的导电垫115。在一实施例中，重布线层220的材料可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。此夕卜，重布线层220也可选择为不对称图案，例如在第一硅通孔190内，邻近切割道SC的晶片区120外缘处的重布线层220位于第一娃通孔190内而不延伸至第一下表面10b上。
[0110]接着，请参照图2E，通过沉积制程，在感测元件晶圆100的第一下表面10b上形成一钝化保护层230，且填入第一硅通孔190及开口 200内，以覆盖重布线层220。在一实施例中，钝化保护层230的材料可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。在本施例中，钝化保护层230仅部分填充第一硅通孔190，使得一孔洞(未标示)形成于第一硅通孔190内的重布线层220与钝化保护层230之间，形成如图2E所示的拱形轮廓。在其他实施例中，钝化保护层230亦可填满第一硅通孔190。
[0111]接着，通过微影制程及蚀刻制程，在感测元件晶圆100的第一下表面10b上的钝化保护层230内形成第三硅通孔(未标示)，以露出图案化的重布线层220的一部分。接着，通过电镀制程、网版印刷制程或其他适合的制程，在钝化保护层230的第三硅通孔(未标示)内填入导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。在一实施例中，导电结构250的材料可包括锡、铅、铜、金、镍其中之一或其组合。
[0112]然后，请参照图2F，沿着切割道SC(等同于沿着开口200)切割钝化保护层230、粘着层140、着色层130及触板晶圆160和暂时性基板170。之后，剥除暂时性基板170，进而形成多个独立的晶片尺寸等级的感测晶片封装体B，且每一晶片尺寸等级的感测晶片封装体B均包括一俯视轮廓为矩形的晶片尺寸等级的感测晶片100’，其表面具有一感测元件110以及多个相邻感测元件110的导电垫115，以及位一在感测晶片100’上的触板160’，其俯视轮廓同样为矩形，且其大小与晶片尺寸等级的感测晶片100’相同。
[0113]接着，先提供一电路板260，其具有一正面260a及相对的一反面260b，然后再将晶片尺寸等级的感测晶片封装体B接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。举例来说，导电结构250可由焊料(so I der)所构成，将晶片尺寸等级的感测晶片封装体B放置于电路板260上后，可进行回焊(reflow)制程，以通过焊球将晶片尺寸等级的感测晶片封装体B接合至电路板260。再者，在将晶片尺寸等级的感测晶片封装体B接合至电路板260上之前或之后，可通过表面粘着技术(surfacemount technology，SMT)将所需的无源元件(例如，电感、电容、电阻或其他电子部件)形成于电路板260上。另外，亦可通过同一回焊制程将晶片尺寸等级的感测晶片封装体B及上述无源元件同时接合至电路板260上。
[0114]〈实施例三〉
[0115]以下将配合图式图3A?3F，说明根据本发明的实施例三的晶片尺寸等级的感测晶片封装体以及其制造方法。
[0116]请先参照图3A，先提供一俯视轮廓为矩形的感测元件晶圆100，其具有相对的一第一上表面100a、第一下表面100b，且包括多个晶片区120，每一晶片区120在邻近第一上表面10a处形成有一感测元件110及多个相邻感测元件110的导电垫115。接着，旋涂一含有具中、低介质电容系数的粘着剂的着色层150于感测元件晶圆100的第一上表面10a上。
[0117]其次，请参照图3B，提供一俯视轮廓为矩形且厚度约ΙΟΟμπι的触板晶圆160，且该触板晶圆160放置于一厚度约为400μπι暂时基板170上，触板晶圆160其包括多个触板区(未显示)，且每一个触板区分别对应于一个相异的晶片区120。然后，通过含有粘着剂的着色层150，使得触板晶圆160与感测元件晶圆100结合成一堆叠结构3000，使得含有粘着剂的着色层150被夹于触板晶圆160与感测元件晶圆100之间。其中，根据本发明的其他实施例，含有粘着剂的着色层150也可旋涂于玻璃触版160表面。其中，触板晶圆160的材料除了玻璃以夕卜，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
[0118]接着，请参照图3C，对感测元件晶圆100的第一下表面10b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程)，以减少感测元件晶圆100的厚度(例如，小于大约ΙΟΟμπι)。然后，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区120的第一下表面10b内同时形成多个对应于导电垫115的第一硅通孔190及多个位在切割道SC上的开口 200。
[0119]接着，请参照图3D，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在感测元件晶圆100的第一下表面10b上形成一绝缘层210，并填入第一硅通孔190及开口200内。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
[0120]然后，通过微影制程及蚀刻制程，去除部分位在第一硅通孔190底部的绝缘层210，而露出对应的导电垫115，形成多个暴露出该等导电垫115的第二硅通孔(未标示)，且每一该等第二硅通孔(未标示)与每一该等第一硅通孔190贯通。接着，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成图案化的重布线层220。重布线层220顺应性延伸至第一硅通孔190的侧壁(未标示)及底部(未标示)以及第二硅通孔(未标示)内，而未延伸至开口200内。重布线层220可通过绝缘层210与感测元件晶圆100电性隔离，且可经由第一硅通孔190及第二硅通孔(未标示)电性连接露出的导电垫115。在一实施例中，重布线层220的材料可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。此外，重布线层220也可选择为不对称图案，例如在第一硅通孔190内，邻近切割道SC的晶片区120外缘处的重布线层220位于第一硅通孔190内而不延伸至第一下表面10b上。
[0121]接着，请参照图3Ε，通过沉积制程，在感测元件晶圆100的第一下表面10b上形成一钝化保护层230，且填入第一硅通孔190及开口 200内，以覆盖重布线层220。在一实施例中，钝化保护层230的材料可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。在本施例中，钝化保护层230仅部分填充第一硅通孔190，使得一孔洞(未标示)形成于第一硅通孔190内的重布线层220与钝化保护层230之间，形成如图1E所示的拱形轮廓。在其他实施例中，钝化保护层230亦可填满第一硅通孔190。
[0122]接着，通过微影制程及蚀刻制程，在感测元件晶圆100的第一下表面10b上的钝化保护层230内形成第三硅通孔(未标示)，以露出图案化的重布线层220的一部分。接着，通过电镀制程、网版印刷制程或其他适合的制程，在钝化保护层230的第三硅通孔内填入导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。在一实施例中，导电结构250的材料可包括锡、铅、铜、金、镍其中之一或其组合。
[0123]然后，请参照图3F，沿着切割道SC(等同于沿着开口200)切割钝化保护层230、含有粘着剂的着色层150及触板晶圆160和暂时性基板170。之后，剥除暂时性基板170，进而形成多个独立的晶片尺寸等级的感测晶片封装体C，且每一晶片尺寸等级的感测晶片封装体C均包括一俯视轮廓为矩形的晶片尺寸等级的感测晶片100’，其表面具有一感测元件110以及多个相邻感测元件110的导电垫115，以及位一在感测晶片100’上的触板160’，其俯视轮廓同样为矩形，且其大小与晶片尺寸等级的感测晶片100’相同。
[0124]接着，提供一电路板260，其具有一正面260a及相对的一反面260b，然后再将晶片尺寸等级的感测晶片封装体C接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。举例来说，导电结构250可由焊料(solder)所构成，将晶片尺寸等级的感测晶片封装体C放置于电路板260上后，可进行回焊(reflow)制程，以通过焊球将晶片尺寸等级的感测晶片封装体C接合至电路板260。再者，在将晶片尺寸等级的感测晶片封装体C接合至电路板260上之前或之后，可通过表面粘着技术(surfacemount technology，SMT)将所需的无源元件(例如，电感、电容、电阻或其他电子部件)形成于电路板260上。另外，亦可通过同一回焊制程将晶片尺寸等级的感测晶片封装体C及上述无源元件同时接合至电路板260上。
[0125]〈实施例四〉
[0126]以下将配合图式图4A?4F，说明根据本发明的实施例四的晶片尺寸等级的感测晶片封装体以及其制造方法。
[0127]请先参照图4A，先提供一俯视轮廓为矩形的感测元件晶圆100，具有相对的一第一上表面100a、第一下表面100b，且感测元件晶圆100包括多个晶片区120，每一晶片区120在邻近第一上表面10a处形成有一感测元件110及多个相邻感测元件110的导电垫115。接着，旋涂一厚度约25μπι的着色层130于感测元件晶圆100上。
[0128]其次，请参照图4Β，提供一俯视轮廓为矩形且厚度约ΙΟΟμπι的触板晶圆160，且该触板晶圆160放置于一厚度约为400μπι暂时基板170上，触板晶圆160其包括多个触板区(未显示)，且每一个触板区分别对应于一个相异的晶片区120。然后，选择一具中、低介质电容系数的材料作为粘着层140，并旋涂于着色层130或触板晶圆160表面，并通过此粘着层140使得触板晶圆160与感测元件晶圆100结合成一堆叠结构4000。其中，触板晶圆160的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
[0129]接着，请参照图4C，对感测元件晶圆100的第一下表面10b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程)，以减少感测元件晶圆100的厚度(例如，小于大约ΙΟΟμπι)。然后，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区120的第一下表面10b内同时形成多个对应于该等导电垫115的第四硅通孔290。
[0130]接着，请参照图4D，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，形成一绝缘层210附盖于感测元件晶圆100的第一下表面10b上及该等第四硅通孔内。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树月旨、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
[0131]然后，通过刻痕(notching)制程，去除位在各个第四硅通孔290内的绝缘层210以及邻近各个第四硅通孔290的部分导电垫115、部分着色层130以及部分粘着层140，形成多个凹槽(notch)295，其中每一该等凹槽295具有一第一侧壁295a、一第二侧壁295b及一底部295c，且该第一侧壁295a、第二侧壁295b分别裸露出导电垫115的侧边(未标示)。
[0132]接着，请参照图4E，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成一图案化的重布线层220。重布线层220顺应性延伸至各个凹槽295的第一侧壁295a、第二侧壁295b及底部295c。重布线层220可通过绝缘层210与感测元件晶圆100电性隔离，且可经由第一侧壁295a与第二侧壁295与露出的导电垫115侧壁(未标示)电性连接。在一实施例中，重布线层220的材料可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
[0133]然后，通过沉积制程，在感测元件晶圆100的第一下表面10b上形成一钝化保护层230，以覆盖重布线层220。在一实施例中，钝化保护层230的材料可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
[0134]接着，通过微影制程及蚀刻制程，在感测元件晶圆100的第一下表面10b上的钝化保护层230内形成多个第五硅通孔(未标示)，以露出图案化的重布线层220的一部分。接着，通过电镀制程、网版印刷制程或其他适合的制程，在钝化保护层230的第五硅通孔(未标示)内填入导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。在一实施例中，导电结构250的材料可包括锡、铅、铜、金、镍其中之一或其组合。
[0135]然后，请参照图4F，先沿着切割道SC(等同于沿着第二硅通孔200)切割钝化保护层230、重布线层220、黏着层140及触板晶圆160和暂时性基板170。之后，剥除暂时性基板170，进而形成多个独立的晶片尺寸等级的感测晶片封装体D，且每一晶片尺寸等级的感测晶片封装体D均包括一俯视轮廓为矩形的晶片尺寸等级的感测晶片100’，其表面具有一感测元件110以及多个相邻感测元件110的导电垫115，以及位一在感测晶片100 ’上的触板晶圆160’，其俯视轮廓同样为矩形，且其大小与晶片尺寸等级的感测晶片100’相同。
[0136]接着，提供一电路板260，其具有一正面260a及相对的一反面260b，然后再将晶片尺寸等级的感测晶片封装体D接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。举例来说，导电结构250可由焊料(solder)所构成，将晶片尺寸等级的感测晶片封装体D放置于电路板260上后，可进行回焊(reflow)制程，以通过焊球将晶片尺寸等级的感测晶片封装体D接合至电路板260。再者，在将晶片尺寸等级的感测晶片封装体D接合至电路板260上之前或之后，可通过表面粘着技术(surfacemount technology，SMT)将所需的无源元件(例如，电感、电容、电阻或其他电子部件)形成于电路板260上。另外，亦可通过同一回焊制程将晶片尺寸等级的感测晶片封装体D及上述无源元件同时接合至电路板260上。
[0137]〈实施例五〉
[0138]以下将配合图式图5A?5F，说明根据本发明的实施例五的晶片尺寸等级的感测晶片封装体以及其制造方法。
[0139]请先参照图5A，先提供一俯视轮廓为矩形的感测元件晶圆100，具有相对的一第一上表面100a、第一下表面100b，且感测元件晶圆100包括多个晶片区120，每一晶片区120在邻近第一上表面10a处形成有一感测元件110及多个相邻感测元件110的导电垫115。接着，选择一具中、低介质电容系数的材料作为粘着层140，旋涂于感测元件晶圆100上。
[0140]其次，请参照图5B，提供一俯视轮廓为矩形且厚度约ΙΟΟμπι的触板晶圆160，且该触板晶圆160放置于一厚度约为400μπι暂时基板170上，触板晶圆160其包括多个触板区(未显示)，且每一个触板区分别对应于一个相异的晶片区120。然后，旋涂一着色层130于触板晶圆160表面，并通过粘着层140使得触板晶圆160与感测元件晶圆100结合成一堆叠结构5000，且着色层130夹于该触板晶圆160与感测元件晶圆100之间。其中，触板晶圆160的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
[0141]接着，请参照图5C，对感测元件晶圆100的第一下表面10b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程)，以减少感测元件晶圆100的厚度(例如，小于大约ΙΟΟμπι)。然后，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区120的第一下表面10b内同时形成多个对应于该等导电垫115的第四硅通孔290。
[0142]接着，请参照图5D，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，形成一绝缘层210附盖于感测元件晶圆100的第一下表面10b上及该等第四硅通孔290内。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
[0143]接着，通过刻痕(notching)制程，去除位在各个第四硅通孔290内的绝缘层210以及邻近各个第四硅通孔290的部分导电垫115、部分粘着层140以及部分着色层130，形成多个凹槽(notch)295，其中每一该等凹槽295具有一第一侧壁295a、一第二侧壁295b及一底部295c，且该第一侧壁295a、第二侧壁295b分别裸露出导电垫115的侧边(未标示)。
[0144]接着，请参照图5E，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成一图案化的重布线层220。重布线层220顺应性延伸至各个凹槽295的第一侧壁295a、第二侧壁295b及底部295c。重布线层220可通过绝缘层210与感测元件晶圆100电性隔离，且可经由第一侧壁295a与第二侧壁295与露出的导电垫115侧壁电性连接。在一实施例中，重布线层220的材料可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
[0145]然后，通过沉积制程，在感测元件晶圆100的第一下表面10b上形成一钝化保护层230，以覆盖重布线层220。在一实施例中，钝化保护层230的材料可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
[0146]接着，通过微影制程及蚀刻制程，在感测元件晶圆100的第一下表面10b上的钝化保护层230内形成第五硅通孔(未标示)，以露出图案化的重布线层220的一部分。接着，通过电镀制程、网版印刷制程或其他适合的制程，在钝化保护层230的第五硅通孔(未标示)内填入导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。在一实施例中，导电结构250的材料可包括锡、铅、铜、金、镍其中之一或其组合。
[0147]然后，请参照图5F，先沿着切割道SC(等同于沿着第二硅通孔200)切割钝化保护层230、重布线层220及触板晶圆160和暂时性基板170。之后，剥除暂时性基板170，进而形成多个独立的晶片尺寸等级的感测晶片封装体E，且每一晶片尺寸等级的感测晶片封装体E均包括一俯视轮廓为矩形的晶片尺寸等级的感测晶片100’，其表面具有一感测元件110以及多个相邻感测元件110的导电垫115，以及位一在感测晶片100’上的触板晶圆160’，其俯视轮廓同样为矩形，且其大小与晶片尺寸等级的感测晶片100’相同。
[0148]接着，提供一电路板260，其具有一正面260a及相对的一反面260b，然后再将晶片尺寸等级的感测晶片封装体E接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。举例来说，导电结构250可由焊料(solder)所构成，将晶片尺寸等级的感测晶片封装体E放置于电路板260上后，可进行回焊(reflow)制程，以通过焊球将晶片尺寸等级的感测晶片封装体E接合至电路板260。再者，在将晶片尺寸等级的感测晶片封装体E接合至电路板260上之前或之后，可通过表面粘着技术(surfacemount technology，SMT)将所需的无源元件(例如，电感、电容、电阻或其他电子部件)形成于电路板260上。另外，亦可通过同一回焊制程将晶片尺寸等级的感测晶片封装体E及上述无源元件同时接合至电路板260上。
[0149]〈实施例六〉
[0150]以下将配合图式图6A?6F，说明根据本发明的实施例六的晶片尺寸等级的感测晶片封装体以及其制造方法。
[0151]请先参照图6A，先提供一俯视轮廓为矩形的感测元件晶圆100，具有相对的一第一上表面100a、第一下表面100b，且感测元件晶圆100包括多个晶片区120，每一晶片区120在邻近第一上表面10a处形成有一感测元件110及多个相邻感测元件110的导电垫115。接着，旋涂一含有具中、低介质电容系数的粘着剂的着色层150于感测元件晶圆100上。
[0152]其次，请参照图6B，提供一俯视轮廓为矩形且厚度约ΙΟΟμπι的触板晶圆160，且该触板晶圆160放置于一厚度约为400μπι暂时基板170上，触板晶圆160其包括多个触板区(未显示)，且每一个触板区分别对应于一个相异的晶片区120。然后，通过含有粘着剂的着色层150，使得触板晶圆160与感测元件晶圆100结合成一堆叠结构6000，且含有粘着剂的着色层150被夹于触板晶圆160与感测元件晶圆100之间。其中，根据本发明的其他实施例，含有粘着剂的着色层150也可旋涂于玻璃触版160表面。其中，触板晶圆160的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
[0153]接着，请参照图6C，对感测元件晶圆100的第一下表面10b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程)，以减少感测元件晶圆100的厚度(例如，小于大约ΙΟΟμπι)。然后，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一晶片区120的第一下表面10b内同时形成多个对应于该等导电垫115的第四硅通孔290。
[0154]接着，请参照图6D，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，形成一绝缘层210附盖于感测元件晶圆100的第一下表面10b上及该等第四硅通孔290内。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
[0155]接着，通过刻痕(notching)制程，去除位在各个第四硅通孔290内的绝缘层210以及邻近各个第四硅通孔290的部分导电垫115、部分含有粘着剂的着色层150，形成多个凹槽(notch)295，其中每一该等凹槽295具有一第一侧壁295a—第二侧壁295b及一底部295c，且该第一侧壁295a、第二侧壁295b分别裸露出导电垫115的侧边(未标不)。
[0156]接着，请参照图6E，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成图案化的重布线层220。重布线层220顺应性延伸至各个凹槽295的第一侧壁295a、第二侧壁295b及底部295c。重布线层220可通过绝缘层210与感测元件晶圆100电性隔离，且可经由第一侧壁295a与第二侧壁295与露出的导电垫115侧壁(未标示)电性连接。在一实施例中，重布线层220的材料可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
[0157]然后，通过沉积制程，在感测元件晶圆100的第一下表面10b上形成一钝化保护层230，以覆盖重布线层220。在一实施例中，钝化保护层230的材料可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
[0158]接着，通过微影制程及蚀刻制程，在感测元件晶圆100的第一下表面10b上的钝化保护层230内形成多个第五硅通孔(未标示)，以露出图案化的重布线层220的一部分。接着，通过电镀制程、网版印刷制程或其他适合的制程，在钝化保护层230的第五硅通孔(未标示)内填入导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。在一实施例中，导电结构250的材料可包括锡、铅、铜、金、镍其中之一或其组合。
[0159]然后，请参照图6F，先沿着切割道SC(等同于沿着第二硅通孔200)切割钝化保护层230、重布线层220及触板晶圆160和暂时性基板170。之后，剥除暂时性基板170，进而形成多个独立的晶片尺寸等级的感测晶片封装体F，且每一晶片尺寸等级的感测晶片封装体F均包括一俯视轮廓为矩形的晶片尺寸等级的感测晶片100’，其表面具有一感测元件110以及多个相邻感测元件110的导电垫115，以及位一在感测晶片100’上的触板晶圆160’，其俯视轮廓同样为矩形，且其大小与晶片尺寸等级的感测晶片100’相同。
[0160]接着，提供一电路板260，其具有一正面260a及相对的一反面260b，然后再将晶片尺寸等级的感测晶片封装体F接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。举例来说，导电结构250可由焊料(solder)所构成，将晶片尺寸等级的感测晶片封装体E放置于电路板260上后，可进行回焊(reflow)制程，以通过焊球将晶片尺寸等级的感测晶片封装体F接合至电路板260。再者，在将晶片尺寸等级的感测晶片封装体E接合至电路板260上之前或之后，可通过表面粘着技术(surfacemount technology，SMT)将所需的无源元件(例如，电感、电容、电阻或其他电子部件)形成于电路板260上。另外，亦可通过同一回焊制程将晶片尺寸等级的感测晶片封装体F及上述无源元件同时接合至电路板260上。
[0161]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【主权项】
1.一种晶片尺寸等级的感测晶片封装体，其特征在于，包括: 一感测晶片，具有相对的一第一上表面与一第一下表面，且包括: 一感测元件以及多个相邻该感测元件的导电垫，位于邻近该第一上表面处； 多个硅通孔，位在该第一下表面且露出该多个硅通孔所对应的导电垫的表面； 多个导电结构，设置于该第一下表面;及 一重布线层，位于该第一下表面以及该多个硅通孔内，用以分别连接每一该多个导电垫以及每一该多个导电结构； 一触板，具有相对的一第二上表面与一第二下表面，且设置于该感测晶片上；以及 一着色层，位于该感测晶片与该触板之间。2.根据权利要求1所述的晶片尺寸等级的感测晶片封装体，其特征在于，还包括有一粘着层，该粘着层位于该感测晶片与该着色层之间或位于该触板与该着色层之间或掺混于该着色层内。3.根据权利要求2所述的晶片尺寸等级的感测晶片封装体，其特征在于，该粘着层的材料包括中、低电容系数的介质材料。4.根据权利要求3所述的晶片尺寸等级的感测晶片封装体，其特征在于，该触板与该感测晶片的大小相同。5.根据权利要求4所述的晶片尺寸等级的感测晶片封装体，其特征在于，该触板与感测晶片的俯视轮廓均为矩形。6.根据权利要求1所述的晶片尺寸等级的感测晶片封装体，其特征在于，该触板的材料包括玻璃、蓝宝石、氮化招或陶瓷材料。7.根据权利要求1所述的晶片尺寸等级的感测晶片封装体，其特征在于，该硅通孔的截面积大小自邻近该第一上表面处往邻近该第一下表面处递增。8.根据权利要求1所述的晶片尺寸等级的感测晶片封装体，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。9.一种晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，包括: 提供一感测元件晶圆，该感测元件晶圆具有相对的一第一上表面和一第一下表面，且该感测元件晶圆包括多个晶片区，每一晶片区包括位于邻近该第一上表面处的一感测元件以及多个相邻该感测元件的导电垫； 提供一触板晶圆，该触板晶圆包括多个触板区，其中每一该多个触板区分别对应于一相异的该多个晶片区，且每一该多个触板区均具有相对的一第二上表面与一第二下表面；旋涂一着色层于该感测元件晶圆的该第一上表面或该触板晶圆的该第二下表面； 使该感测元件晶圆与该触板晶圆结合成一堆叠结构，且该着色层夹于该感测元件晶圆与该触板晶圆之间； 薄化该感测元件晶圆的该第一下表面； 在该第一下表面形成多个第一娃通孔，且每一该多个第一娃通孔分别对应于每一该多个导电垫； 形成一绝缘层于该第一下表面以及每一该多个第一硅通孔所暴露的侧壁及该侧壁所围绕的底部，且位在该第一硅通孔底部的该绝缘层上形成有多个暴露出该多个导电垫的第二硅通孔，且每一该多个第二硅通孔与该每一该多个第一硅通孔贯通； 形成一重布线层于该绝缘层上，并通过该多个第二硅通孔与每一该多个导电垫电性连接； 形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第三硅通孔； 形成多个导电结构于该第三硅通孔内，且该每一该多个导电结构分别与该重布线层电性连接；以及 切割该多个晶片区及其所对应的触板区，以获得多个独立的晶片尺寸等级的感测晶片封装体。10.根据权利要求9所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，还包括形成一粘着层，该粘着层旋涂于该感测元件晶圆与该着色层之间，或旋涂于该触板晶圆的该第二下表面上，或掺混于该着色层内。11.根据权利要求10所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该粘着层的材料包括中、低电容系数的介质材料。12.根据权利要求11所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该触板区与该晶片区的大小相同。13.根据权利要求12所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该触板区与感测晶片区的俯视轮廓均为矩形。14.根据权利要求9所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该触板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。15.根据权利要求9所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该第一硅通孔的截面积大小自邻近该第一上表面处往邻近该第一下表面处递增。16.根据权利要求9所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。17.根据权利要求9所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该触板晶圆形成于一暂时性基板上，且该暂时性基板在该切割该多个晶片区及其所对应的触板区以获得多个独立的晶片尺寸等级的感测晶片封装体的步骤后被移除。18.一种晶片尺寸等级的感测晶片封装体，其特征在于，包括: 一感测晶片，具有相对的一第一上表面与一第一下表面、一第一侧壁以及第二侧壁，该第一侧壁以及该第二侧壁分别连接该第一上表面以及该第一下表面的相对两侧，该感测晶片包括: 一感测元件以及多个相邻该感测元件的导电垫，位于邻近该第一上表面处，且该第一侧壁以及该第二侧壁分别裸露出其中一该多个导电垫的侧边； 多个导电结构，设置于该第一下表面;及 一重布线层，位在该第一下表面以及该第一侧壁以及该第二侧壁，用以分别连接每一该多个导电垫以及每一该多个导电结构； 一触板，具有相对的一第二上表面与一第二下表面，且设置于该感测晶片上；以及 一着色层，位于该感测晶片与该触板之间。19.根据权利要求18所述的晶片尺寸等级的感测晶片封装体，其特征在于，还包括有一粘着层，该粘着层位于设置于该感测晶片与该着色层之间或位于该触板与该着色层之间或掺混于该着色层内。20.根据权利要求19所述的晶片尺寸等级的感测晶片封装体，其特征在于，该粘着层的材料包括中、低电容系数的介质材料。21.根据权利要求20所述的晶片尺寸等级的感测晶片封装体，其特征在于，该触板与该感测晶片的大小相同。22.根据权利要求21所述的晶片尺寸等级的感测晶片封装体，其特征在于，该触板与感测晶片的俯视轮廓均为矩形。23.根据权利要求18所述的晶片尺寸等级的感测晶片封装体，其特征在于，该触板的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。24.根据权利要求18所述的晶片尺寸等级的感测晶片封装体，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。25.—种晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，包括: 提供一感测元件晶圆，该感测元件晶圆具有相对的一第一上表面和一第一下表面，且该感测元件晶圆包括多个晶片区，每一晶片区包括一感测元件以及多个相邻该感测元件的导电垫，位于邻近该第一上表面处； 提供一触板晶圆，该触板晶圆包括多个触板区，其中每一该多个触板区分别对应于一相异的该多个晶片区，且每一该多个触板区均具有相对的一第二上表面与一第二下表面； 旋涂一着色层于该感测元件晶圆的该第一上表面或该触板晶圆的该第二下表面； 使该感测元件晶圆与该触板晶圆结合成一堆叠结构，且该着色层夹于该感测元件晶圆与该触板晶圆之间； 薄化该感测元件晶圆的该第一下表面； 形成多个贯穿该第一下表面且对应于该多个导电垫的第四硅通孔； 形成一绝缘层覆盖该第一下表面以及该多个第四硅通孔； 去除邻近该第四硅通孔的该绝缘层、部分该着色层及部分该多个导电垫，形成多个凹槽，其中每一该多个凹槽具有第一侧壁、第二侧壁及底部，且分别裸露出一该多个导电垫侧边； 形成一重布线层于该绝缘层上，并且覆盖于每一该多个凹槽内的该第一侧壁、该第二侧壁及该底部，以分别连接该第一侧壁及该第二侧壁上所裸出的该导电垫侧边； 形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第五硅通孔； 形成多个导电结构于该第五硅通孔内，且该每一该多个导电结构分别与该重布线层电性连接；以及 切割该多个晶片区及其所对应的触板区，以获得多个独立的晶片尺寸等级的感测晶片封装体。26.根据权利要求25所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，还包括形成一粘着层，该粘着层旋涂于该感测元件晶圆与该着色层之间，或旋涂于该触板晶圆的该第二下表面上，或掺混于该着色层内。27.根据权利要求26所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该粘着层的材料包括中、低电容系数的介质材料。28.根据权利要求27所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该触板区与该晶片区的大小相同。29.根据权利要求28所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该触板区与感测晶片区的俯视轮廓均为矩形。30.根据权利要求25所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该触板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。31.根据权利要求25所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。32.根据权利要求25所述的晶片尺寸等级的感测晶片封装体的制造方法，其特征在于，该触板晶圆形成于一暂时性基板上，且该暂时性基板在该切割该多个晶片区及其所对应的触板区以获得多个独立的晶片尺寸等级的感测晶片封装体的步骤后被移除。
【文档编号】G06F3/041GK105975114SQ201610124502
【公开日】2016年9月28日
【申请日】2016年3月4日
【发明人】张恕铭, 黄玉龙, 刘沧宇, 何彦仕
【申请人】精材科技股份有限公司