半导体集成电路装置及电子设备、电路的控制方法

半导体集成电路装置及电子设备、电路的控制方法
【专利摘要】本发明提供一种半导体集成电路装置及电子设备、电路的控制方法。所述半导体集成电路装置具备：串行信号输入端子，其被输入指令；控制信号输入端子，其被输入控制信号；电路块，其在所述控制信号被激活的情况下，对自身是否通过在所述指令中所包含的识别码而被选择进行判断，在判断为自身通过所述识别码而被选择了的情况下，实施通过所述指令而被指定的动作。
【专利说明】
半导体集成电路装置及电子设备、电路的控制方法
技术领域
[0001]本发明涉及一种内置有串行地输入数据的串行接口电路的半导体集成电路装置(1C)，并且还涉及一种使用了这种半导体集成电路装置的电子设备等。
技术背景
[0002]例如，在对被内置于半导体集成电路装置中的储存器等装置进行测试，或者向被内置于半导体集成电路装置中的非易失性储存器写入数据时，为了用较少的输入端子来向半导体集成电路装置输入数据，而使用了串行接口电路。
[0003]—直以来，被连接于半导体集成电路装置的输入端子的串行接口控制电路基于从外部供给的串行信号，而实施被内置于半导体集成电路装置中的各个宏(具有特定的功能的电路块)的选择以及外部与宏(macro)之间的通信的控制。
[0004]在该种情况下，串行接口控制电路需要始终掌握通信的状态，以恰当地实施串行接口动作的控制。因此，在对半导体集成电路装置进行设计时，需要预先规定外部与宏之间的串行通信的规范，并基于此来对串行接口控制电路进行设计。但是，在针对每个宏而实施特殊的控制的情况下，存在串行接口控制电路变得复杂从而使设计变得困难，串行通信的时间也会变长等问题。
[0005]作为关联的技术，在专利文献I中，公开了高效且高精度地对被搭载于嵌入式储存器逻辑集成电路等中的多个DRAM宏单元等进行测试的技术。该半导体集成电路装置搭载有分别具有测试电路的多个宏单元，所述测试电路对被赋予给对应的宏单元的识别号进行识另IJ，并且通过指定识别号从而能够选择性地实施针对所对应的宏单元的功能试验。
[0006]但是，专利文件I的发明以相同的多个宏单元为前提，各宏单元基于共通的接口规范而实施通信。因此，如果宏单元不同则需要重新设计逻辑部(串行接口控制电路)。此外，并没有设想针对多个宏单元中的每个宏单元实施不同的控制的情况。
[0007]此外，在专利文献2中公开了一种能够容易在短时间内可靠地实施内置的宏单元的观测的半导体集成电路。该半导体集成电路具备:多个宏单元;输入输出部，其与外部端子之间实施由预定的位数构成的测试用数据的输入，并且向外部端子输出从宏单元读取的输出数据，该半导体集成电路还针对每个宏单元而具备测试专用电路(例如移位寄存器)，所述测试专用电路将从输入输出部输入的测试用数据向宏单元供给，并将从宏单元输出的输出用数据向输入输出部传送。
[0008]但是，在专利文献2的半导体集成电路中，多个宏单元的输入端子或输出端子被串联，每次与外部之间实施通信时，数据都会经由所有的输入端子或输出端子。因此，配线图案会变长。此外，由于需要考虑到通信对象外的宏单元的状态而向作为通信对象的宏单元供给数据，因此宏单元的控制变得复杂。
[0009]专利文献1:日本特开2001-101900号公报(权利要求1、图5)。
[0010]专利文献2:日本特开平8-254570号公报(权利要求1、图1)。

【发明内容】

[0011]在此，鉴于上述的点，本发明的第一目的在于，能够在无需对被包括在半导体集成电路中的各个电路块进行复杂的控制的条件下，高效地与外部之间实施串行接口动作。此夕卜，本发明的第二目的在于，提供一种使用了这种半导体集成电路装置的电子设备等。
[0012]本发明的一种观点所涉及的半导体集成电路装置具备:串行信号输入端子，其被输入指令;控制信号输入端子，其被输入控制信号；电路块，其在所述控制信号被激活的情况下，对自身是否通过在所述指令中所包含的识别码而被选择进行判断，在判断为自身通过所述识别码而被选择了的情况下，实施通过所述指令而被指定的动作。
[0013]本发明的其他观点所涉及的半导体集成电路装置具备:电路块，其在使能信号被激活时将忙信号设为激活，并且在使能信号被激活时，对自身是否通过在被输入至串行信号输入端子的指令中所包含的识别码而被选择进行判断，在判断为自身通过识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内维持忙信号的激活，并且实施通过指令而被指定的动作;控制电路，其在控制信号被激活时将使能信号设为激活，并且在忙信号被无效时将使能信号设为无效。
[0014]此外，本发明的其他观点所涉及的半导体集成电路装置具备:电路块，其在使能信号被激活时，对自身是否通过在被输入至串行信号输入端子的指令中所包含的识别码而被选择进行判断，在判断为自身通过所述识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内将忙信号设为激活，并且实施通过指令而被指定的动作;控制电路，其在控制信号被激活时将使能信号设为激活，并且在忙信号被无效时将使能信号设为无效。
[0015]根据本发明的观点，由于只需根据从电路块输出的忙信号而对串行接口动作进行控制即可，因此无需在整个半导体集成电路装置中整合串行通信的规范。因此，能够在无需对各个电路块实施复杂的控制的条件下，高效地与外部之间实施串行接口动作。此外，由于能够针对各个电路块而独立地设定最佳的串行通信的规范，因此也能够进行特殊的控制。而且，由于能够将串行信号的长度设为所必需的最小限度，因此能够缩短串行通信的时间。
[0016]也可以采用如下的方式，S卩，电路块在判断为通过识别码而被选择了的情况下，在一系列的串行信号被输入的期间经过之后将忙信号设为无效。在该种情况下，与半导体集成电路装置实施通信的外部电路能够确认电路块已经获取了一系列的串行信号的情况，并迅速地向逻辑电路或其他的电路块的控制转移。
[0017]或者，也可以采用如下的方式，S卩，电路块在判断为通过识别码而被选择了的情况下，在通过指令而被指定的动作结束之后将忙信号设为无效。在该种情况下，与半导体集成电路装置实施通信的外部电路能够确认电路块已结束了动作的情况，并使该电路块实施下一个动作。
[0018]或者，也可以采用如下的方式，S卩，电路块在判断为通过识别码而被选择了的情况下，在使能信号被激活时，对自身是否通过在被输入至串行信号输入端子的第二指令中所包含的第二识别码而被选择进行判断，在判断为未通过第二识别码而被选择的情况下，将忙信号设为无效。在该种情况下，与半导体集成电路装置实施通信的外部电路能够将地址、数据向同一电路块反复发送。
[0019]也可以采用如下的方式，S卩，半导体集成电路装置具备多个电路块，多个电路块在各自的使能信号被激活时，对是否通过识别码而被选择进行判断，在判断为通过识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内将各自的忙信号设为激活，并且实施通过指令而被指定的动作，控制电路在多个电路块内的任意一个电路块将忙信号设为激活时，将向其他的电路块供给的使能信号设为无效。在该种情况下，能够使未被选择的电路块的动作停止。
[0020]此外，也可以采用如下的方式，S卩，控制电路在通常动作模式下不会检测到控制信号的激活。在该种情况下，能够防止在通常动作模式下，半导体集成电路装置错误地转变为实施电路块的测试的测试模式的情况。
[0021]例如，也可以采用如下的方式，S卩，半导体集成电路装置还具备控制信号生成电路，所述控制信号生成电路在被施加于信号输入端子上的电位与高电位侧的电源电位之差大于预定的值，或者低电位侧的电源电位与被施加于信号输入端子上的电位之差大于预定的值时，将控制信号设为激活。在此情况下，即使不新设控制信号输入端子，仅通过对被施加于现有的信号输入端子上的电位进行控制，便能够使半导体集成电路装置转变为测试模式。
[0022]或者，也可以采用如下的方式，S卩，半导体集成电路装置还具备控制信号生成电路，所述控制信号生成电路在所施加的电源电压大于预定的值时，将控制信号设为激活。在该种情况下，即使不新设控制信号输入端子，仅通过对电源电压进行控制，便能够使半导体集成电路装置转变为测试模式。
[0023]而且，本发明的一种观点所涉及的电子设备具备上述任意的半导体集成电路装置。由此，能够提供一种使内置于半导体集成电路装置中的电路块的串行接口动作的控制较为容易的电子设备。
[0024]而且，本发明的一种观点所涉及的电路的控制方法中，在所输入的控制信号被激活的情况下，对电路自身是否通过在所输入的指令中所包含的识别码而被选择进行判断，在判断为电路自身通过所述识别码而被选择了的情况下，实施通过所述指令而被指定的动作。
【附图说明】
[0025]图1为表示本发明的第一实施方式所涉及的半导体集成电路装置的一部分的结构例的图。
[0026]图2为表示图1所示的半导体集成电路装置的动作例的时序图。
[0027 ]图3为表示本发明的第二实施方式中的串行I /F电路的结构例的电路图。
[0028]图4为表不图3所不的串彳丁I/F电路的动作例的时序图。
[0029]图5为表示本发明的第三实施方式所涉及的半导体集成电路装置的结构例的电路图。
[0030]图6为表示图5所示的半导体集成电路装置的第一动作例的时序图。
[0031]图7为表示图5所示的半导体集成电路装置的第一动作例的流程图。
[0032]图8为表示第一动作例中的串行信号与动作内容之间的关系的图。
[0033]图9为表示图5所示的半导体集成电路装置的第二动作例的时序图。
[0034]图10为表示图5所示的半导体集成电路装置的第二动作例的流程图。
[0035]图11为表示第二动作例中的串行信号与动作内容之间的关系的图。
[0036]图12为表示控制信号生成电路的第一示例的电路图。
[0037]图13为用于对图12所示的控制信号生成电路的动作进行说明的图。
[0038]图14为表示控制信号生成电路的第二示例的电路图。
[0039]图15为用于对图14所示的控制信号生成电路的动作进行说明的图。
[0040]图16为表示控制信号生成电路的第三示例的电路图。
[0041]图17为用于对图16所示的控制信号生成电路的动作进行说明的图。
[0042]图18为表示本发明的一个实施方式所涉及的电子设备的结构例的图。
【具体实施方式】
[0043]以下，参照附图对本发明的实施方式进行详细说明。另外，对同一结构要素标记同一参照符号，并省略重复的说明。
[0044]第一实施方式
[0045]图1为表示本发明的第一实施方式所涉及的半导体集成电路装置的一部分的结构例的图。如图1所示，半导体集成电路装置包括串行I/F(接口)控制电路(在以下，也简称为“控制电路”)10、逻辑电路20、作为具有特定的功能的电路块的宏31、选择电路40 ο此外，半导体集成电路装置具有复位信号输入端子(焊盘)P1、串行信号输入端子P2、时钟信号输入端子P3、数据输出端子P4，还可以具有控制信号输入端子P5。
[0046]例如，控制电路10包括单侧反相输入的OR(或)电路11』勵1?(同或)电路12、勵1?(或非)电路13。控制电路10根据串行接口控制信号(在以下，也简称为“控制信号”)，而单独地对半导体集成电路装置的内部电路与IC测试器等外部电路之间的串行接口动作进行控制。控制信号从外部电路向控制信号输入端子P5被供给，或者在半导体集成电路装置内被生成。
[0047]逻辑电路20例如通过组合电路或时序电路而被构成，并且针对所输入的串行信号(串行数据)实施逻辑运算，并将由此而得到的数据输出。此外，宏31包括串行I/F(接口)电路3、储存器I等功能装置。在以下，作为一个示例，对功能装置为非易失性存储器的情况进行说明。在串行I/F电路3与存储器I之间传输并行信号。
[0048]串行信号输入端子P2被输入向逻辑电路20供给的串行数据或者向宏31供给的串行信号。在该示例中，向宏31供给的串行信号包括:包含识别码的8位的指令;8位的地址;和8位的数据。
[0049]逻辑电路20以及宏31在从外部电路输入至复位信号输入端子Pl的复位信号被激活为低电平的期间内被复位。此时，宏31的串行I/F电路3将忙信号BSYl无效为低电平。当复位信号被无效为高电平时，逻辑电路20以及宏31的复位将被解除。
[0050]在控制信号以及忙信号BSYl被无效为低电平时，控制电路10将向逻辑电路20供给的使能信号ENO激活为高电平，并且将向宏31供给的使能信号ENl无效为低电平。由此，半导体集成电路装置被设定为通常动作模式。
[0051 ] 例如，在控制电路1中，NOR电路13的第一输入端子被输入低电平的忙信号BSYl，并且NOR电路13的第二输入端子被输入低电平的控制信号，从而NOR电路13输出高电平的使能信号ENO。此外，OR电路11的反相输入端子被输入低电平的控制信号，从而OR电路11输出高电平的信号。由于忙信号BSYl为低电平，因此ENOR电路12输出低电平的使能信号ENl。
[0052]在此状态下，宏31停止动作，而逻辑电路20根据从外部电路分别输入至串行信号输入端子P2以及时钟信号输入端子P3的串行数据以及时钟信号而进行动作。由于忙信号BSYl被无效，因此选择电路40将从逻辑电路20输出的数据向数据输出端子P4供给。
[0053]在控制信号被激活为高电平时，控制电路10将向逻辑电路20供给的使能信号ENO无效为低电平，且将向宏31供给的使能信号ENl激活为高电平。由此，半导体集成电路装置转变为测试模式。
[0054]例如，在控制电路1中，NOR电路13的第二输入端子被输入高电平的控制信号，从而NOR电路13输出低电平的使能信号ENO ο此外，OR电路11的反相输入端子被输入高电平的控制信号，并且OR电路11的非反相输入端子被输入低电平的忙信号BSYl，从而OR电路11输出低电平的信号。因此，ENOR电路12输出高电平的使能信号ENl。
[0055]在此状态下，逻辑电路20停止动作，而宏31将忙信号BSYl激活为高电平，从而转变为串行信号的待机模式。如果串行信号从外部电路输入至串行信号输入端子P2，则在使能信号ENl被激活时，宏31对是否通过在被输入至串行信号输入端子P2的指令中所包含的识别码而被选择进行判断。
[0056]宏31在判断为通过识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内维持忙信号BSYl的激活，且实施通过指令而被指定的动作。由此，能够实施储存器I的测试、数据向储存器I的写入。由于忙信号BSYl被激活，因此选择电路40将从宏31输出的数据向数据输出端子P4供给。另一方面，宏31在判断为未通过识别码而被选择的情况下，将忙信号BSYl无效为低电平并停止动作。
[0057]例如，在宏31中，串行I/F电路3在使能信号ENl被激活时将忙信号BSYl设为激活。此外，在储存器I的储存区域的一部分中存储有被分配给宏31的识别码。串行I/F电路3通过对在从外部电路输入至串行信号输入端子P2的指令中所包含的识别码与被储存在储存器I中的识别码进行比较，从而对宏31是否通过在指令中所包含的识别码而被选择进行判断。由此，仅被选择的宏能够实施通过指令而被指定的动作。
[0058]串行I/F电路3在判断为宏31被选择了的情况下，根据在被输入至串行信号输入端子P2的一系列的串行信号中所包含的指令、地址或数据，以及被输入至时钟信号输入端子P3的时钟信号，而使储存器I进行动作。
[0059]例如，在指令为写入命令的情况下，串行I/F电路3向储存器I中通过8位的地址而被指定的一组存储器单元写入8位的数据。或者，在指令为读取命令的情况下，串行I/F电路3从储存器I中通过8位的地址而被指定的一组储存器单元中读取8位的数据。
[0060]即使在忙信号BSYl被激活之后，控制信号被无效为低电平，控制电路10在忙信号BSYl被激活的期间内也会令使能信号ENl的激活继续。例如，在控制电路10中，N0R电路13的第一输入端子被输入高电平的忙信号BSYl，从而NOR电路13输出低电平的使能信号ENOt^b夕卜，OR电路11的非反相输入端子被输入高电平的忙信号BSYl，从而OR电路11输出高电平的信号。因此，ENOR电路12输出高电平的使能信号ENl。
[0061]在判断为宏31被选择了的情况下，串行I/F电路3可以在一系列的串行信号被输入的期间经过之后将忙信号BSYl设为无效。在此情况下，外部电路能够确认宏31已经获取了一系列的串行信号的情况，并迅速地向逻辑电路20或其他宏的控制转移。或者，串行I/F电路3也可以在通过指令而被指定的动作结束之后将忙信号BSYl设为无效。在此情况下，外部电路能够确认宏31已结束了动作的情况，并使宏31实施下一个动作。
[0062]或者，也可以采用如下的方式，S卩，串行I/F电路3在使能信号ENl被激活时，对宏31是否通过在从外部电路输入至串行信号输入端子P2的第二指令中所包含的第二识别码而被选择进行判断，在判断为宏31未通过第二识别码而被选择的情况下，将忙信号BSYl设为无效。在该情况下，外部电路能够向同一宏反复发送地址、数据。
[0063]控制电路10在忙信号BSYl被无效时，将向逻辑电路20供给的使能信号ENO激活为高电平，且将向宏31供给的使能信号ENl无效为低电平。由此，半导体集成电路装置返回至通常动作模式。
[0064]例如，在控制电路10中，N0R电路13的第一输入端子被输入低电平的忙信号BSYl，且NOR电路13的第二输入端子被输入低电平的控制信号，从而NOR电路13输出高电平的使能信号ENO。此外，OR电路11的反相输入端子被输入低电平的控制信号，从而OR电路11输出高电平的信号。由于忙信号BSYl为低电平，因此ENOR电路12输出低电平的使能信号ENl。
[0065]第一实施方式的动作例
[0066]图2为表示图1所示的半导体集成电路装置的动作例的时序图。如图2所示，在刚刚接通电源之后，复位信号被激活为低电平，从而向逻辑电路20供给的使能信号ENO被激活为高电平，且向宏31供给的使能信号ENl被无效为低电平。当复位被解除时，逻辑电路20将根据从外部电路输入的串行数据以及时钟信号而进行动作(通常动作模式)。
[0067]之后，当控制信号被激活为高电平时，控制电路10将向逻辑电路20供给的使能信号ENO无效为低电平，且将向宏31供给的使能信号ENl激活为高电平。由此，宏31的串行I/F电路3将忙信号BSYl激活为高电平。控制信号在忙信号BSYl被激活之后被无效。
[0068]串行I/F电路3在判断为宏3通过在从外部电路输入的指令Cl[7:0]中的识别码而被选择了的情况下，根据指令Cl[7:0]、地址W[7:0]或数据DI[7:0]以及时钟信号，而使储存器I进行动作。
[0069]例如，在指令CI[ 7:0 ]为写入命令的情况下，串行I/F电路3向储存器I中通过地址W[7:0]而被指定的一组储存器单元写入数据DI[7:0]。或者，在指令Cl[7:0]为读取命令的情况下，串行I/F电路3从储存器I中通过地址W[7:0]而被指定的一组储存器单元中读取8位的数据。
[0070]串行I/F电路3在使能信号ENl被激活时，对宏31是否通过在从外部电路输入的第二指令C2[7:0]中所包含的第二识别码而被选择进行判断，在判断为宏31未被选择的情况下，将忙信号BSYl设为无效。
[0071]控制电路10在忙信号BSYl被无效时，将向逻辑电路20供给的使能信号ENO激活为高电平，且将向宏31供给的使能信号ENl无效为低电平。由此，逻辑电路20根据从外部电路输入的串行数据以及时钟信号而进行动作(通常动作模式)。
[0072]根据本实施方式，由于只需基于从宏31输出的忙信号BSYl而对串行接口动作进行控制即可，因此无需在整个半导体集成电路装置中整合串行通信的规范。因此，能够在无需对各个宏进行复杂的控制的条件下，高效地与外部之间实施串行接口动作。此外，由于能够针对各个宏而独立地设定最佳的串行通信的规范，因此也能够进行特殊的控制。而且，由于能够将串行信号的长度设为所必需的最小限度，因此能够缩短串行通信的时间。
[0073]第二实施方式
[0074]图3为表示本发明的第二实施方式所涉及的半导体集成电路装置中的串行I/F电路的一部分的结构例的电路图。此外，图4为表示图3所示的串行I / F电路的动作例的时序图。
[0075]在第二实施方式中，宏31(图1)并不是响应使能信号ENl的激活而将忙信号BSYl设为激活，而是在判断为通过在被输入至串行信号输入端子P2的指令中所包含的识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内将忙信号BSYl设为激活。除此以外的点，第二实施方式与第一实施方式相同。
[0076]图3所示的串行I/F电路3a包括AND(与)电路51?53、触发器54以及55、EN0R电路56?58、单侧反相输入的AND电路61?63、逆变器64?66。而且，串行I/F电路3a还包括指令锁存用的触发器FlO?F19、地址锁存用的触发器F20?F29和数据锁存用的触发器F30?F39。
[0077]复位状态
[0078]向AND电路51的第一输入端子输入触发器55的输出信号，并向AND电路51的第二输入端子输入复位信号。因此，AND电路51在复位信号被激活为低电平时，将低电平的输出信号向触发器54的反相复位端子XR输出。由此，触发器54被复位，并将串行使能信号SEN无效为低电平。低电平的串行使能信号SEN被施加在触发器55的反相置位端子XS上，从而触发器55被置位并输出高电平的输出信号。
[0079]向AND电路61的非反相输入端子输入低电平的串行使能信号SEN，并向AND电路61的反相输入端子输入数据结束信号Dend。因此，AND电路61将指令使能信号CEN无效为低电平。低电平的指令使能信号CEN被施加于触发器FlO的反相置位端子XS以及触发器Fll?F19的反相复位端子XR。由此，触发器FlO被置位，并输出高电平的信号(指令的初始值)。此外，触发器Fll?F19被复位，从而指令结束信号Cend被无效为低电平。因此，忙信号BSYl也被无效为低电平。
[0080]低电平的指令结束信号Cend被施加于触发器F20的反相置位端子XS以及触发器F21?F29的反相复位端子XR。由此，触发器F20被置位，并输出高电平的信号(地址的初期值)。此外，触发器F21?F29被复位，从而地址结束信号Wend被无效为低电平。
[0081]低电平的地址结束信号Wend被施加于触发器F30的反相置位端子XS以及触发器F31?F39的反相复位端子XR。由此，触发器F30被置位，并输出高电平的信号(数据的初期值)。此外，触发器F31?F39被复位，从而数据结束信号Dend被无效为低电平。
[0082]向AND电路62的非反相输入端子输入时钟信号，并向AND电路62的反相输入端子输入低电平的指令结束信号Cend。因此，AND电路62输出时钟信号。向AND电路63的非反相输入端子输入时钟信号，并向AND电路63的反相输入端子输入低电平的地址结束信号Wend。因此，AND电路63输出时钟信号。
[0083]指令的锁存
[0084]由于当复位信号被无效为高电平时，AND电路51的输出信号成为高电平，因此触发器54的复位被解除。由于触发器54的数据输入端子D被输入高电平的电位VH，因此当使能信号ENl被激活为高电平时，触发器54将串行使能信号SEN激活为高电平。由此，触发器55的置位被解除，并且AND电路61将指令使能信号CEN激活为高电平。
[0085]因此，触发器FlO的置位被解除，并且触发器Fll?F19的复位被解除。触发器FlO?Fl 8与时钟信号的上升沿同步地依次对指令C [7:0]进行锁存。在指令使能信号CEN被激活为高电平之后，于时钟信号的第八个脉冲的上升沿的定时，触发器FlO?F17分别对指令C[0]?C[7]进行锁存，触发器F18对高电平的信号(指令的初始值)进行锁存。触发器F19在指令使能信号CEN被激活为高电平之后，于时钟信号的第八个脉冲的下降沿的定时，将指令结束信号Cend激活为高电平。因此，AND电路62的输出信号变为低电平。
[0086]在此，指令C[5]?C[7]相当于用于选择宏的识别码。此外，在储存器1(图1)中储存有被分配给宏31的识别码S5?S7AN0R电路56?58将指令C[5]?C[7]分别与识别码S5?S7进行比较，若两者一致，则将表示比较结果的信号设为高电平，若两者不一致，则将表示比较结果的信号设为低电平。AND电路53在所有的表示比较结果的信号为高电平时，将选择信号SEL激活为高电平。触发器55在指令结束信号Cend被激活为高电平的定时，对选择信号SEL进行锁存。
[0087]向AND电路52的第一输入端子输入被触发器55锁存的选择信号SEL，并向AND电路52的第二输入端子输入指令结束信号Cend。因此，AND电路52在被触发器55锁存的选择信号SEL以及指令结束信号Cend被激活为高电平时，将忙信号BSYl激活为高电平。另外，在被触发器55锁存的选择信号SEL为低电平的情况下，忙信号BSYl不被激活。
[0088]地址的锁存
[0089]由于指令结束信号Cend被激活为高电平，从而触发器F20的置位被解除，并且触发器F21?F29的复位被解除。触发器F20?F28与时钟信号的上升沿同步地依次对地址W[7:0]进行锁存。
[0090]在指令结束信号Cend被激活为高电平之后，于时钟信号的第八个脉冲的上升沿的定时，触发器F20?F27分别对地址W[0]?W[7]进行锁存，并且触发器28对高电平的信号(地址的初始值)进行锁存。触发器29在指令结束信号Cend被激活为高电平之后，于时钟信号的第八个脉冲的下降沿的定时，将地址结束信号Wend激活为高电平。因此，AND电路63的输出信号变为低电平。
[0091]数据的锁存
[0092]由于地址结束信号Wend被激活为高电平，从而触发器F30的置位被解除，并且触发器F31?F39的复位被解除。触发器F30?F38与时钟信号的上升沿同步地依次对数据DI [ 7:O]进行锁存。
[0093]地址结束信号Wend被激活为高电平之后，于时钟信号的第八个脉冲的上升沿的定时，触发器F30?F37分别对数据DI[0]?DI[7]进行锁存，触发器38对高电平的信号(数据的初始值)进行锁存。触发器39在地址结束信号Wend被激活为高电平之后，于时钟信号的第八个脉冲的下降沿的定时，将数据结束信号Dend激活为高电平。因此，AND电路61将指令使能信号CEN无效为低电平。
[0094]此外，串行I/F电路3a使存储器I (图1)进行动作。例如，串行I /F电路3a向存储器I中通过地址W[7:0]而被指定的一组储存器单元写入数据DI[7:0]。而且，触发器F19被复位，从而将指令结束信号Cend无效为低电平。由此，忙信号BSY1、地址结束信号Wend以及数据结束信号Dend也被无效为低电平。此外，由于忙信号BSYl被无效，从而控制电路10(图1)将使能信号ENl无效为低电平。
[0095]第二实施方式也能够取得与第一实施方式相同的效果。此外，根据第二实施方式，由于即使在半导体集成电路装置包括多个宏的情况下，多个忙信号也不会同时被激活，因此容易确定正在进行动作的宏。
[0096]第三实施方式
[0097]图5为表示本发明的第三实施方式所涉及的半导体集成电路装置的一部分的结构例的电路图。此外，图6为表示图5所示的半导体集成电路装置的第一动作例的时序图。
[0098]在第三实施方式中，半导体集成电路装置包括串行I/F控制电路(在以下，简称为“控制电路”)10a、多个宏(在图5中，作为一个示例而图示了宏31以及32)、缓冲电路71以及72，还可以还包括逻辑电路20以及缓冲电路70。关于除此以外的点，第三实施方式与第一实施方式或第二实施方式相同。
[0099]例如，控制电路1a包括OR电路14、EN0R电路15以及16、AND电路17以及18、N0R电路
19。控制电路1a根据串行接口控制信号(在以下，简称为“控制信号”)，而单独地对半导体集成电路装置的内部电路与IC测试器等外部电路之间的串行接口动作进行控制。
[0100]宏32包括串行I/F(接口)电路4、储存器2等装置。在串行I/F(接口)电路4与储存器2之间传输并行信号。串行信号输入端子P2被输入向逻辑电路20供给的串行信号(串行数据)，或者向宏31或32供给的串行信号。
[0101]宏31以及32基于各自的串行通信的规范，而实施串行接口动作。例如，宏31被供给包括8位的指令、8位的地址、8位的数据在内的串行信号而进行动作，其中，所述8位的指令包含识别码。另一方面，宏32被供给包括8位的指令、16位的地址、16位的数据在内的串行信号而进行动作，其中，所述8位的指令包含识别码。
[0102]缓冲电路70?72中的每一个均具有使能端子E，在被施加于使能端子E上的信号被激活为高电平时，将对被输入至输入端子的信号进行缓冲并从输出端子输出。此外，缓冲电路70?72中的每一个在被施加于使能端子E上的信号被无效为低电平时，将输出端子设为高阻抗状态。
[0103]宏31以及32在从外部电路被供给至复位信号输入端子Pl的复位信号被激活为低电平的期间内被复位。此时，串行I/F电路3以及4将忙信号BSYl以及BSY2分别无效为低电平。当复位信号被无效为高电平时，宏31以及32的复位将被解除。
[0104]在控制信号以及所有的忙信号BSYl?BSY2被无效为低电平时，控制电路1a将向逻辑电路20供给的使能信号ENO激活为高电平，并且将分别向宏31以及32供给的使能信号ENl以及EN2无效为低电平。由此，半导体集成电路装置被设定为通常动作模式。
[0105]例如，在控制电路1a中，AND电路17以及18的第二输入端子被输入低电平的控制信号，从而AND电路17以及18分别输出低电平的使能信号ENl以及EN2。此外，NOR电路19的两个输入端子分别被输入低电平的使能信号ENl以及EN2，从而NOR电路19输出高电平的使能信号ENO。
[0106]在此状态下，宏31以及32停止动作，而逻辑电路20根据从外部电路分别输入至串行信号输入端子P2以及时钟信号输入端子P3的串行数据以及时钟信号而进行动作。由于使能信号ENO被激活，因此缓冲电路70将从逻辑电路20输出的数据向数据输出端子P4供给。
[0107]控制电路1a在控制信号被激活为高电平时，将分别向宏31以及32供给的使能信号ENl以及EN2激活为高电平，且将向逻辑电路20供给的使能信号ENO无效为低电平。由此，半导体集成电路装置转变为测试模式。
[0108]例如，在通常动作模式下，控制电路1a的ENOR电路15以及16的输出信号为高电平。因此，在控制信号被激活为高电平时，AND电路17以及18分别输出高电平的使能信号ENl以及EN2。此外，NOR电路19的两个输入端子分别被输入高电平的使能信号ENl以及EN2，从而NOR电路19输出低电平的使能信号ENO。
[0109]在此状态下，逻辑电路20停止动作，而宏31以及32转变为串行信号的待机模式。宏31在使能信号ENl被激活时，对是否通过在从外部电路输入至串行信号输入端子P2的指令中所包含的识别码而被选择进行判断。
[0110]宏31在判断为通过识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内将忙信号BSYl激活为高电平，且实施通过指令而被指定的动作。另一方面，宏31在判断为未通过识别码而被选择的情况下，将忙信号BSYl设为无效并使动作停止。
[0111]例如，在宏31中，串行I/F电路3通过对在从外部电路输入至串行信号输入端子P2的指令中所包含的识别码与被储存在储存器I中的识别码进行比较，从而对宏31是否通过在指令中所包含的识别码而被选择进行判断。
[0112]串行I/F电路3在判断为宏31被选择了的情况下，将忙信号BSYl设为激活。因此，缓冲电路71将从宏31输出的数据供给至数据输出端子P4。此外，串行I/F电路3根据在被输入至串行信号输入端子P2的一系列的串行信号中所包含的指令、地址或数据，以及被输入至时钟信号输入端子P3的时钟信号，而使储存器I进行动作。
[0113]例如，在指令C[7:0 ]为写入命令的情况下，串行I/F电路3向储存器I中通过地址W[7:0]而被指定的一组储存器单元写入数据DI[7:0]。或者，在指令C[7:0]为读取命令的情况下，串行I/F电路3从储存器I中通过地址W[7:0]而被指定的一组储存器单元中读取8位的数据。
[0114]同样地，宏32也在使能信号EN2被激活时，对是否通过在从外部电路输入至串行信号输入端子P2的指令中所包含的识别码而被选择进行判断。宏32在判断为通过识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内将忙信号BSY2激活为高电平，且实施通过指令而被指定的动作。由此，能够实施储存器2的测试、数据向作为非易失性存储器的储存器2的写入。另一方面，宏32在判断为未通过识别码而被选择的情况下，将忙信号BSY2设为无效并使动作停止。
[0115]例如，在宏32中，串行I/F电路4通过对在从外部电路输入至串行信号输入端子P2的指令中所包含的识别码与被储存在储存器2中的识别码进行比较，从而对宏32是否通过在指令中所包含的识别码而被选择进行判断。
[0116]串行I/F电路4在判断为宏32被选择了的情况下，将忙信号BSY2设为激活。因此，缓冲电路72将从宏32输出的数据供给至数据输出端子P4。此外，串行I/F电路4根据在被输入至串行信号输入端子P2的一系列的串行信号中所包含的指令、地址或数据，以及被输入至时钟信号输入端子P3的时钟信号，而使储存器2进行动作。
[0117]例如，在指令为写入命令的情况下，串行I/F电路4向储存器2中通过16位的地址被指定的一组储存器单元写入16位的数据。或者，在指令为读取命令的情况下，串行I/F电路4从储存器2中通过16位的地址而被指定的一组储存器单元中读取16位的数据。
[0118]串行I/F电路3或4既可以在一系列的串行信号被输入的期间经过之后将忙信号BSYl或BSY2设为无效，也可以在通过指令而被指定的动作结束之后将忙信号BSYl或BSY2设为无效。
[0119]控制电路1a在多个宏31以及32内的任意一个宏将忙信号激活时，将向另一个宏供给的使能信号设为无效。例如，控制电路1a在从宏31输出的忙信号BSYl被激活为高电平时，将向32供给的使能信号EN2设为无效。
[0120]在控制电路1a中，第一输入端子被供给高电平的忙信号BSYl的OR电路14将公共忙信号BSYC激活为高电平。因此，ENOR电路15输出高电平的信号，并且ENOR电路16输出低电平的信号。其结果为，AND电路17维持使能信号ENl的激活，AND电路18将使能信号EN2无效为低电平。由此，能够使未被选择的宏32的动作停止。
[0121]此外，控制电路1a在从多个宏31以及32内的任意一个宏输出的忙信号被无效时，使向另一个宏供给的使能信号再次激活。例如，控制电路1a在从宏31输出的忙信号BSYl被无效为低电平时，使向宏32供给的使能信号EN2再次激活。由此，宏32也能够对是否通过识别码而被选择进行判断。
[0122]图7为表示图5所示的半导体集成电路装置的第一动作例的流程图。在图7的步骤Sll中，当向半导体集成电路装置接通电源电压从而半导体集成电路装置内的各电路被复位时，所有的宏将忙信号BSY无效为低电平“O”。之后，控制信号被激活。
[0123]在步骤S12中，控制电路1a将向所有的宏供给的使能信号EN激活为高电平“I”。在步骤S13中，所有的宏对被输入至串行信号输入端子的指令C[7:0]进行保持。
[0124]在步骤S14中，所有的宏对是否通过在指令C[7:0]中所包含的识别码而被选择进行判断。在通过识别码而被选择的宏(例如，宏31)中，处理转移至步骤S15。在步骤S15中，宏31将忙信号BSYl激活为高电平“I” ο
[0125]由此，控制电路1a将向未通过识别码而被选择的宏(例如，宏32)供给的使能信号EN2设为无效。宏32在使能信号EN2被激活之前停止动作。
[0126]然后，宏31的串行I/F电路3在步骤S16中对被输入至串行信号输入端子的地址W[7:0]进行保持之后，在步骤S17中对被输入至串行信号输入端子的数据DI[7:0]进行保持。
[0127]在步骤S18中，串行I/F电路3使存储器I进行动作。例如，串行I/F电路3向存储器I中通过地址W[7:0]而被指定的一组储存器单元写入数据DI[7:0]。在步骤S19中，宏31将忙信号BSYl无效为低电平“O”。之后，处理返回至步骤S12。
[0128]在步骤S12中，控制电路1a将向所有的宏供给的使能信号EN激活为高电平“I”。在步骤S13中，所有的宏对被输入至串行信号输入端子的指令C[7:0]进行保持。
[0129]在步骤S14中，所有的宏对是否通过在指令C[7:0]中所包含的识别码而被选择进行判断。在通过识别码而被选择的宏(例如，宏32)中，处理转移至步骤S15。在步骤S15中，宏32将忙信号BSY2激活为高电平“Γ ο
[0130]由此，控制电路1a将向未通过识别码而被选择的宏(例如，宏31)供给的使能信号ENl设为无效。宏31在使能信号ENl被激活之前停止动作。
[0131 ]然后，宏32的串行I/F电路4在步骤S16中对被输入至串行信号输入端子的地址W[15:0]进行保持之后，在步骤S17中对被输入至串行信号输入端子的数据DI[15:0]进行保持。
[0132]在步骤S18中，串行I/F电路4使存储器2进行动作。例如，串行I/F电路4向存储器3中通过地址W[15:0]而被指定的一组储存器单元写入数据DI[15:0]。在步骤S19中，宏32将忙信号BSY2无效为低电平“O”。之后，处理返回至步骤S12。
[0133]图8为表示图5所示的半导体集成电路装置的第一动作例中的串行信号与动作内容之间的关系的图。被输入至串行信号输入端子的第一串行信号包括表示宏31的储存器I的写入(write)的指令C[7:0]、地址W[7:0]和数据DI [7:0]。当第一串行信号被宏31保持时，将实施储存器I中的地址I的写入。
[0134]被输入至串行信号输入端子的第二串行信号包括表不宏31的储存器I的写入的指令C[7:0]、地址W[7:0]和数据DI[7:0]。当第二串行信号被宏31保持时，将实施储存器I中的地址2的写入。
[0?35]被输入至串行信号输入端子的第三串行信号包括表不宏31的储存器I的读取(read)的指令C[7:0 ]、地址W[ 7:0 ]和数据DI [ 7:0 ]。当第三串行信号被宏31保持时，将实施储存器I中的地址I的读取。
[0136]被输入至串行信号输入端子的第四串行信号包括表示宏31的储存器I的读取的指令C[ 7:0 ]、地址W[ 7:0 ]和数据DI [ 7:0 ]。当第四串行信号被宏31保持时，将实施储存器I中的地址2的读取。
[0137]被输入至串行信号输入端子的第五串行信号包括表不宏32的储存器2的写入的指令C[7:0]、地址W[ 15:0]和数据DI [15:0]。当第五串行信号被宏32保持时，将实施储存器2中的地址I的写入。
[0138]被输入至串行信号输入端子的第六串行信号包括表不宏32的储存器2的写入的指令C[7:0]、地址W[ 15:0]和数据DI [15:0]。当第六串行信号被宏32保持时，将实施储存器2中的地址2的写入。
[0139]被输入至串行信号输入端子的第七串行信号包括表示宏32的储存器2的读取的指令C[7:0]、地址W[ 15:0]和数据DI [15:0]。当第七串行信号被宏32保持时，将实施储存器2中的地址I的读取。
[0140]被输入至串行信号输入端子的第八串行信号包括表示宏32的储存器2的读取的指令C[7:0]、地址W[ 15:0]和数据DI [15:0]。当第八串行信号被宏32保持时，将实施储存器2中的地址2的读取。
[0141]根据第一动作例，即使在储存器I与储存器2之间串行通信的规范不同，也通过根据忙信号而对储存器I以及2的动作进行控制，从而串行通信的规范的切换与宏的选择一起自动地被实施。因此，控制电路1a无需始终掌握与宏之间的通信状况，只需等待忙信号的无效即可。
[0142]第三实施方式的第二动作例
[0143]图9为表示图5所示的半导体集成电路装置的第二动作例的时序图。在第二动作例中，宏并不是在串行信号的输入之后或指定动作结束之后将忙信号设为无效，而是在判断为未通过在之后的指令中所包含的识别码而被选择的情况下，将忙信号设为无效。关于其他的点，第二动作例与第一动作例相同。
[0144]宏31以及32在从外部电路供给至复位信号输入端子Pl的复位信号被激活为低电平的期间内被复位。此时，串行I/F电路3以及4分别将忙信号BSYl以及BSY2无效为低电平。当复位信号被无效为高电平时，宏31以及32的复位将被解除。
[0145]控制电路1a在控制信号被激活为高电平时，将分别向宏31以及32供给的使能信号ENl以及EN2激活为高电平。由此，半导体集成电路装置转变为测试模式。
[0146]在此状态下，宏31以及32转变为串行信号的待机模式。宏31在使能信号ENl被激活时，对是否通过在被输入至串行信号输入端子P2的指令中所包含的识别码而被选择进行判断。宏31在判断为通过识别码而被选择了的情况下，将忙信号BSYl激活为高电平，且实施通过指令而被指定的动作。
[0147]例如，在宏31中，串行I/F电路3在指令Cl[7:0]为写入命令的情况下，向储存器I中通过地址W[7:0]而被指定的一组储存器单元写入数据DI [7:0]。此外，串行I/F电路3在指令C2[7:0]为读取命令的情况下，从储存器I中通过地址W[7:0]而被指定的一组储存器单元中读取8位的数据。
[0148]然后，串行I/F电路3对宏31是否通过在指令C3[7:0]中所包含的识别码而被选择进行判断，在判断为宏31未被选择的情况下，将忙信号BSYl设为无效。控制电路1a在从宏31输出的忙信号BSYl被无效时，将向宏32供给的使能信号EN2激活。由此，宏32转变为串行信号的待机模式。
[0149]宏32在使能信号EN2被激活时，对是否通过在被输入至串行信号输入端子P2的指令中所包含的识别码而被选择进行判断，在判断为通过识别码而被选择了的情况下，将忙信号BSY2激活为高电平，且实施通过指令而被指定的动作。
[0150]例如，在宏32中，串行I/F电路4在指令C4[7:0]为写入命令的情况下，向储存器2中通过地址W[15:0]而被指定的一组储存器单元写入数据DI[15:0]。或者，串行I/F电路4在指令C4[7:0]为读取命令的情况下，从储存器2中通过地址W[15:0]而被指定的一组储存器单元中读取16位的数据。
[0151]图10为表示图5所示的半导体集成电路装置的第二动作例的流程图。在图10的步骤S21中，当向半导体集成电路装置接通电源电压从而半导体集成电路装置内的各电路被复位时，所有的宏将忙信号BSY无效为低电平“O”。之后，控制信号被激活。
[0152]在步骤S22中，控制电路1a将向所有的宏供给的使能信号EN激活为高电平“I”。在步骤S23中，所有的宏对被输入至串行信号输入端子的指令的最上位位C[7]进行保持。而且，在步骤S24中，所有的宏对被输入至串行信号输入端子的指令的剩余的位C[6:0]进行保持。
[0153]在步骤S25中，所有的宏对是否通过在指令C[7:0]中所包含的识别码而被选择进行判断。在通过识别码而被选择的宏(例如，宏31)中，处理向步骤S27转移。在步骤S27中，宏31将忙信号BSYl激活为高电平“I” ο
[0154]由此，控制电路1a将向未通过识别码而被选择的宏(例如，宏32)供给的使能信号EN2设为无效。在宏32中处理向步骤S26转移，忙信号BSY2被维持为低电平“O”。之后，宏32在使能信号EN2被激活之前停止动作。
[0155]然后，宏31的串行I/F电路3在步骤S28中对被输入至串行信号输入端子的地址的最上位位W[7]进行保持。在该示例中，地址的最上位位W[7]并不是本来的地址，而是被用作对处理的分支进行控制的控制码。在步骤S29中，串行I/F电路3对地址的最上位位W[ 7 ]是否为“O”进行判断。
[0156]如果地址的最上位位W[7]为“0”，则处理向步骤S30转移。串行I/F电路3在步骤S30中对被输入至串行信号输入端子的地址的剩余的位W[6:0]进行保持之后，在步骤S31中对被输入至串行信号输入端子的数据DI [7:0]进行保持。
[0157]在步骤S32中，串行I/F电路3使储存器I进行动作。例如，串行I/F电路3向储存器I中通过地址W[6:0]而被指定的一组储存器单元写入数据DI[7:0]。之后，处理返回至步骤S28。
[0158]在步骤S28中，串行I/F电路3对被输入至串行信号输入端子的地址的最上位位W
[7]进行保持。在步骤S29中，串行I/F电路3对地址的最上位位W[7]是否为“O”进行判断。
[0159]如果地址的最上位位W[7]为“0”，则步骤S30?S32被重复进行，而实施针对储存器I的数据的写入。另一方面，如果地址的最上位位W[7]为“I”，则处理返回至步骤S24。在步骤S24中，串行I/F电路3对被输入至串行信号输入端子的指令的剩余的位C[6:0]进行保持。
[0160]在步骤S25中，串行I/F电路3对宏31是否通过在指令C[7:0]中所包含的识别码而被选择进行判断。在宏31通过识别码而被选择了的情况下，处理向步骤S27转移，串行I/F电路3将忙信号BSYl维持为高电平“I”。
[0161]在步骤S28中，串行I/F电路3对被输入至串行信号输入端子的地址的最上位位W
[7]进行保持。在步骤S29中，串行I/F电路3对地址的最上位位W[7]是否为“O”进行判断。
[0162]如果地址的最上位位W[7]为“0”，则处理向步骤S30转移。串行I/F电路3在步骤S30中，对被输入至串行信号输入端子的地址的剩余的位W[6:0]进行保持之后，在步骤S31中，对被输入至串行信号输入端子的数据DI [7:0]进行保持。
[0163]在步骤S32中，串行I/F电路3使储存器I进行动作。例如，串行I/F电路3从储存器I中通过地址W[6:0]而被指定的一组储存器单元中读取8位的数据。之后，处理返回至步骤S28。
[0164]在步骤S28中，串行I/F电路3对被输入至串行信号输入端子的地址的最上位位W
[7]进行保持。在步骤S29中，串行I/F电路3对地址的最上位位W[7]是否为“O”进行判断。
[0165]如果地址的最上位位W[7]为“0”，则步骤S30?S32被重复进行，而实施从储存器I的数据的读取。另一方面，如果地址的最上位位W[7]为“I”，则处理返回至步骤S24。在步骤S24中，串行I/F电路3对被输入至串行信号输入端子的指令的剩余的位C[6:0]进行保持。
[0166]在步骤S25中，串行I/F电路3对宏31是否通过在指令C[7:0]中所包含的识别码而被选择进行判断。在宏31未通过识别码而被选择的情况下，处理向步骤S26转移，串行I/F电路3将忙信号BSYl无效为低电平“O”。之后，处理返回至步骤S22。
[0167]在步骤S22中，控制电路1a将向所有的宏供给的使能信号EN激活为高电平“I”。在步骤S23中，所有的宏对被输入至串行信号输入端子的指令的最上位位C[7]进行保持。而且，在步骤S24中，所有的宏对被输入至串行信号输入端子的指令的剩余的位C[6:0]进行保持。
[0168]在步骤S25中，所有的宏对是否通过在指令C[7:0]中所包含的识别码而被选择进行判断。在通过识别码而被选择的宏(例如，宏32)中，处理向步骤S27转移。在步骤S27中，宏32将忙信号BSY2激活为高电平“Γ ο
[0169]由此，控制电路1a将向未通过识别码而被选择的宏(例如，宏31)供给的使能信号ENl设为无效。在宏31中，处理向步骤S26转移，忙信号BSYl被维持为低电平“O”。之后，宏31在使能信号ENl被激活之前停止动作。
[0170]而且，宏32的串行I/F电路4在步骤S28?S31中，对被输入至串行信号输入端子的地址以及数据进行保持，在步骤S32中，使储存器2进行动作。步骤S28?S32根据需要而被反复进行。
[0171]图11为表示图5所示的半导体集成电路装置的第二动作例中的串行信号与动作内容之间的关系的图。被输入至串行信号输入端子的第一串行信号包括表示宏31的储存器I的写入(write)的指令C[7:0]、第一地址W[7:0]以及第一数据01[7:0]、第二地址1[7:0]以及第二数据DI [7:0]。
[0172]当指令C[7:0]、第一地址W[7:0]以及第一数据DI[7:0]被宏31保持时，将实施储存器I中的地址I的写入。接下来，当第二地址W[7:0]以及第二数据DI[7:0]被宏31保持时，将实施储存器I中的地址2的写入。
[0173]被输入至串行信号输入端子的第二串行信号包括表不宏31的储存器I的读取(read)的地址的最上位位W[7]以及指令的剩余的位C[6:0]、第一地址W[7:0]以及第一数据01[7:0]、第二地址矶7:0]以及第二数据01[7:0]。
[0174]当地址的最上位位W[7]以及指令的剩余的位C[6:0]、第一地址W[ 7:0]以及第一数据DI [ 7:0 ]被宏31保持时，将实施储存器I中的地址I的读取。接下来，当第二地址W[7:0 ]以及第二数据DI [7:0]被宏31保持时，将实施储存器I中的地址2的读取。
[0175]被输入至串行信号输入端子的第三串行信号包括表示不选择宏31的储存器I的地址的最上位位W[7]以及指令的剩余的位C[6:0]。当第三串行信号被宏31保持时，储存器I将不会被选择。
[0176]被输入至串行信号输入端子的第四串行信号包括表示宏32的储存器2的写入的指令C[7:0]、第一地址W[ 15:0]以及第一数据DI [15:0]、第二地址W[ 15: O]以及第二数据DI[15:0]o
[0177]当指令C[7:0]、第一地址W[15:0]以及第一数据DI[15:0]被宏32保持时，将实施储存器2中的地址I的写入。接下来，当第二地址W[ 15:0]以及第二数据DI [15:0]被宏32保持时，将实施储存器2中的地址2的写入。
[0178]被输入至串行信号输入端子的第五串行信号包括表不宏32的储存器2的读取的地址W[ 15]以及指令的剩余的位C[6:0]、第一地址W[ 15:0]以及第一数据DI [15:0]、第二地址W[15:0]以及第二数据 DI[15:0]。
[0179]当地址W[15]以及指令的剩余的位C[6:0]、第一地址W[15:0]以及第一数据DI[15:O]被宏32保持时，将实施储存器2中的地址I的读取。接下来，当第二地址W[15:0]以及第二数据DI [ 15:0]被宏32保持时，将实施储存器2中的地址2的读取。
[0180]被输入至串行信号输入端子的第六串行信号包括表示不选择宏32的储存器2的地址W[15]以及指令的剩余的位C[6:0]。当第六串行信号被宏32保持时，储存器2将不会被选择。
[0181]根据第二动作例，通过将地址以及数据的组合连续性地向宏供给，从而能够高效地实施针对被包括在宏中的储存器的数据的读写。此外，通过再次供给指令，从而能够切换多个宏的动作。在此情况下，虽然指令的周期性不再存在，但控制的状态通过所选择的宏的串行I/F电路而被管理。因此，控制电路1a无需掌握状态，只需等待忙信号的无效即可。
[0182]控制信号生成电路的第一示例
[0183]接下来，对在本发明的各实施方式所涉及的半导体集成电路装置内所使用的控制信号生成电路进行说明。优选为，图1所示的控制电路10或图5所示的控制电路1a在通常动作模式下不会检测到控制信号的激活。在此情况下，能够防止在通常动作模式下，半导体集成电路装置错误地转变为实施宏的测试的测试模式的情况。因此，在半导体集成电路装置中，可以设置控制信号生成电路。
[0184]图12为表示控制信号生成电路的第一示例的电路图，图13为用于对图12所示的控制信号生成电路的动作进行说明的图。在第一示例中，在被施加于信号输入端子(例如，图1所示的输入端子Pl?P3)上的电位VIN与高电位侧的电源电位VDD之差大于预定的值时，控制信号生成电路将控制信号激活为高电平。
[0185]如图12所示，控制信号生成电路例如包括缓冲电路81以及82、P沟道MOS晶体管QPl?QP4、电阻Rl。缓冲电路81包括:由P沟道MOS晶体管QPl I以及N沟道MOS晶体管QNl I构成的第一逆变器；由P沟道MOS晶体管QP12以及N沟道MOS晶体管QN12构成的第二逆变器。
[0186]此外，缓冲电路82包括:由P沟道MOS晶体管QP21以及N沟道MOS晶体管QN21构成的第三逆变器；由P沟道MOS晶体管QP22以及N沟道MOS晶体管QN22构成的第四逆变器。缓冲电路81以及82被供给高电位侧的电源电位VDD (例如，2V)以及低电位侧的电源电位VSS (例如，接地电位0V)而进行动作。
[0187]缓冲电路81的输入端子被连接于信号输入端子。此外，晶体管QPl?QP4在信号输入端子与缓冲电路82的输入端子之间被串联，电阻Rl被连接于缓冲电路82的输入端子与电压电位VSS的配线之间。
[0188]在通常动作模式下，被施加在信号输入端子上的信号在电压电位VDD与电压电位VSS之间迀移。因此，如图13所示，缓冲电路81对被施加于信号输入端子上的信号进行缓冲，并输出通常动作时的内部信号(a)。另一方面，由于晶体管QPl?QP4为断开，因此缓冲电路82的输入端子被施加电源电位VSS。因此，缓冲电路82输出被无效为低电平的控制信号(b)。
[0189]当在测试模式下，将被施加于信号输入端子上的电位VIN与高电位侧的电源电位VDD之差设为大于预定的值(例如，大约0.4V)时，晶体管QPl?QP4将导通。由此，缓冲电路82的输入端子被施加高电平的电位。因此，如图13所示，缓冲电路82输出被激活为高电平的控制信号(b)。
[0190]控制信号生成电路的第二示例
[0191]图14为表示控制信号生成电路的第二示例的电路图，图15为用于对图14所示的控制信号生成电路的动作进行说明的图。在第二示例中，当低电位侧的电源电位VSS与被施加于信号输入端子(例如，图1所示的输入端子Pl?P3)上的电位VIN之差大于预定的值时，控制信号生成电路将控制信号设为激活。
[0192]如图14所示，控制信号生成电路例如包括缓冲电路81以及82、N沟道MOS晶体管QNl?QN4、电阻Rl。缓冲电路81以及82被供给高电位侧的电源电位VDD (例如，2V)以及低电位侧的电源电位VSS (例如，接地电位OV)而进行动作。
[0193]缓冲电路81的输入端子被连接于信号输入端子。此外，晶体管QNl?QN4在信号输入端子与缓冲电路82的输入端子之间被串联，电阻Rl被连接于缓冲电路82的输入端子与电压电位VDD的配线之间。
[0194]在通常动作模式下，被施加于信号输入端子上的信号在电压电位VDD与电压电位VSS之间迀移。如图15所示，缓冲电路81对被施加于信号输入端子上的信号进行缓冲，并输出通常动作时的内部信号(a)。另一方面，由于晶体管QNl?QN4为断开，因此缓冲电路82的输入端子被施加电源电位VDD。因此，缓冲电路82输出被无效为高电平的控制信号(b)。
[0195]在测试模式下，当将低电位侧的电源电位VSS与被施加于信号输入端子上的电位VIN之差设为大于预定的值(例如，大约0.4V)时，晶体管QNl?QN4将导通，从而缓冲电路82的输入端子被施加低电平的电位。因此，如图15所示，缓冲电路82输出被激活为低电平的控制信号(b)。
[0196]如上文所述，根据控制信号生成电路的第一或第二示例，即使不新设控制信号输入端子，仅通过对被施加于现有的信号输入端子上的电位进行控制，便能够使半导体集成电路装置向测试模式转变。
[0197]控制信号生成电路的第三示例
[0198]图16为表示控制信号生成电路的第三示例的电路图，图17为用于对图16所示的控制信号生成电路的动作进行说明的图。在第三示例中，在所施加的电源电压(VDD-VSS)大于预定的值时，控制信号生成电路将控制信号设为激活。
[0199]如图16所示，控制信号生成电路例如包括缓冲电路82、P沟道MOS晶体管QPl?QP4、电阻Rl。缓冲电路81以及82被供给高电位侧的电源电位VDD (例如，2V)以及低电位侧的电源电位VSS (例如，接地电位OV)而进行动作。晶体管QPI?QP4在电源电位VDD的配线与缓冲电路82的输入端子之间被串联，电阻Rl被连接于缓冲电路82的输入端子与电压电位VSS的配线之间。
[0200]在通常动作模式下，电源电压(VDD-VSS)成为规定值(例如，2V)。由于晶体管QPl?QP4为断开，因此缓冲电路82的输入端子被施加电源电位VSS。因此，如图17所示，缓冲电路82输出被无效为低电平的控制信号。
[0201]当在测试模式下，将电源电压(VDD-VSS)设为大于预定的值(例如，P沟道MOS晶体管的阈值电压的4倍即大约2.4V)时，晶体管QPl?QP4将导通，从而缓冲电路82的输入端子被施加高电平的电位。因此，如图17所示，缓冲电路8 2输出被激活为高电平的控制信号。以此方式，根据控制信号生成电路的第三示例，即使不新设控制信号输入端子，仅通过对电源电压进行控制，便能够使半导体集成电路装置向测试模式转变。
[0202]电子设备
[0203]接下来，参照图18对本发明的一个实施方式所涉及的电子设备进行说明。
[0204]图18为表示本发明的一个实施方式所涉及的电子设备的结构例的图。电子设备100可以包括本发明的一个实施方式所涉及的半导体集成电路装置110、CPU120、操作部130 N ROM (Read Only Memory:只读储存器)140、RAM (Random Access Memory:随机存取存储器)150、通信部160、显示部170、声音输出部180。另外，可以省略或变更图18所示的结构要素的一部分，或者，也可以在图18所示的结构要素上附加其他的结构要素。
[0205]半导体集成电路装置110至少在一个宏中包括非易失性储存器，并根据来自CPU120的指令而实施各种处理。例如，半导体集成电路装置110基于被储存在非易失性储存器中的参数，而对所输入的数据进行补正，或者改变数据的格式。
[0206]CPU120根据被储存在R0M140等中的程序，使用从半导体集成电路装置110供给的数据等而实施各种运算处理或控制处理。例如，CPU120根据从操作部130供给的操作信号而实施各种的数据处理，或者为了与外部之间实施数据通信而对通信部160进行控制，生成用于使显示部170显示各种图像的图像信号，生成用于使声音输出部180输出各种声音的声音信号。
[0207]操作部130例如为包括操作键、按键开关等的输入装置，并向CPU120输出与由用户进行的操作对应的操作信号。R0M140储存有用于实施各种运算处理、控制处理的程序或数据等。此外，RAM150被用作CPU120的工作区域，并临时地对从R0M140读取的程序或数据、利用操作部130而被输入的数据或者CPU120按照程序执行所得到的运算结果进行储存。
[0208]通信部160例如由模拟电路以及数字电路构成，并实施CPU120与外部装置之间的数据通信。显示部170例如包括LCD(液晶显示装置)等，并基于从CPU120供给的显示信号而显示各种信息。此外，声音输出部180例如包括扬声器等，并基于从CPU120供给的声音信号而输出声音。
[0209]作为电子设备100，例如对应有电子计算器、电子词典、电子游戏机、移动电话等移动终端、数码照相机、数码摄像机、电视机、可视电话、防盗用视频监视器、头戴式显示器、个人计算机、打印机、网络设备、汽车导航装置、测量设备以及医疗设备(例如，电子体温计、血压计、血糖计、心电图测量装置、超音波诊断装置以及电子内窥镜)等。
[0210]根据本实施方式，能够提供一种使被内置于半导体集成电路装置110中的宏(包括非易失性储存器)的串行接口动作的控制较为容易的电子设备。例如，通过使程序储存在半导体集成电路装置110的非易失性储存器中，从而能够省略R0M140，或者，通过使数据储存在半导体集成电路装置110的非易失性储存器中，从而能够省略RAM150。
[0211]虽然在上述的实施方式中，对被内置在半导体集成电路装置中的宏包括储存器的情况进行了说明，但是本发明并不限定于以上所说明的实施方式，对于在本技术领域中具有常识的技术人员而言，能够在本发明的技术思想内进行多种改变。
[0212]在本申请中引用了于2015年3月16日提交的日本专利申请第2015-51769号的所有公开内容。
[0213]符号说明
[0214]1、2…储存器，3、3a、4...串行I/F电路，10、1(^"串行1作控制电路，11"01?电路，12 …ENOR 电路，13...N0R 电路，14...0R 电路，15、16…EN0R电路，17、18...AND电路，19...N0R电路，20...逻辑电路，31、32丨宏，40."选择电路，51?53、61?63"4仰电路，54、55丨触发器，56?58…ENOR电路，64?66…逆变器，70?72、81、82…缓冲电路，100…电子设备，110…半导体集成电路装置，120…CPU，130…操作部，140…R0M，150…RAM，160…通信部，170…显示部，180…声音输出部，Pl…复位信号输入端子，P2...串行信号输入端子，P3...时钟信号输入端子，P4...数据输出端子，P5...控制信号输入端子，FlO?F39...触发器，QPl?QP22"_P沟道MOS晶体管，QNl?QN22...Ν沟道MOS晶体管，Rl…电阻。
【主权项】
1.一种半导体集成电路装置，具备: 串行信号输入端子，其被输入指令； 控制信号输入端子，其被输入控制信号； 电路块，其在所述控制信号被激活的情况下，对自身是否通过在所述指令中所包含的识别码而被选择进行判断，在判断为自身通过所述识别码而被选择了的情况下，实施通过所述指令而被指定的动作。2.如权利要求1所述的半导体集成电路装置，其中， 还具备控制电路， 所述电路块在使能信号被激活时将忙信号设为激活，并且在所述使能信号被激活时，对自身是否通过所述识别码而被选择进行判断，在判断为自身通过所述识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内维持所述忙信号的激活，并且实施通过所述指令而被指定的动作， 所述控制电路在所述控制信号被激活时将所述使能信号设为激活，并且在所述忙信号被无效时将所述使能信号设为无效。3.如权利要求1所述的半导体集成电路装置，其中， 还具备控制电路， 所述电路块在使能信号被激活时，对自身是否通过所述识别码而被选择进行判断，在判断为自身通过所述识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内将忙信号设为激活，并且实施通过所述指令而被指定的动作， 所述控制电路在所述控制信号被激活时将所述使能信号设为激活，并且在所述忙信号被无效时将所述使能信号设为无效。4.如权利要求2或3所述的半导体集成电路装置，其中， 所述电路块在判断为自身通过所述识别码而被选择了的情况下，在一系列的串行信号被输入的期间经过之后将所述忙信号设为无效。5.如权利要求2或3所述的半导体集成电路装置，其中， 所述电路块在判断为自身通过所述识别码而被选择了的情况下，在通过所述指令而被指定的动作结束之后将所述忙信号设为无效。6.如权利要求2或3所述的半导体集成电路装置，其中， 所述电路块在判断为自身通过所述识别码而被选择了的情况下，在所述使能信号被激活时，对自身是否通过在被输入至所述串行信号输入端子的第二指令中所包含的第二识别码而被选择进行判断，在判断为自身未通过所述第二识别码而被选择的情况下，将所述忙信号设为无效。7.如权利要求1所述的半导体集成电路装置，具备: 第一电路块，其在第一使能信号被激活时，对自身是否通过所述识别码而被选择进行判断，在判断为自身通过所述识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内将第一忙信号设为激活，并且实施通过所述指令而被指定的动作； 第二电路块，其在第二使能信号被激活时，对自身是否通过所述识别码而被选择进行判断，在判断为自身通过所述识别码而被选择了的情况下，至少在一系列的串行信号被输入的期间内将第二忙信号设为激活，并且实施通过所述指令而被指定的动作； 控制电路，其在第一忙信号被激活时将第二使能信号设为无效，在第二忙信号被激活时将第一使能信号设为无效。8.如权利要求1所述的半导体集成电路装置，其中， 在通常动作模式下不会检测到所述控制信号的激活。9.如权利要求1所述的半导体集成电路装置，其中， 还具备控制信号生成电路，所述控制信号生成电路在被施加于信号输入端子上的电位与高电位侧的电源电位之差大于预定的值，或者低电位侧的电源电位与被施加于信号输入端子上的电位之差大于预定的值时，传输所述控制信号。10.如权利要求1所述的半导体集成电路装置，其中， 还具备控制信号生成电路，所述控制信号生成电路在所施加的电源电压大于预定的值时，传输所述控制信号。11.一种电子设备，其具备权利要求1所述的半导体集成电路装置。12.一种电路的控制方法，其中， 在所输入的控制信号被激活的情况下，对所述电路自身是否通过在所输入的指令中所包含的识别码而被选择进行判断， 在判断为所述电路自身通过所述识别码而被选择了的情况下，实施通过所述指令而被指定的动作。
【文档编号】G06F11/22GK105988969SQ201610144739
【公开日】2016年10月5日
【申请日】2016年3月14日
【发明人】德田泰信
【申请人】精工爱普生株式会社