一种主从框级联系统及其时序补偿方法
【专利摘要】本发明公开了一种主从框级联系统及其时序补偿方法，包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，所述主框包括一FPGA模块，所述FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙0，保证了主框和从框之间级联信号的时序宽裕，从而不会出现误码，提高了信号质量。
【专利说明】
一种主从框级联系统及其时序补偿方法
技术领域
[0001]本发明涉及通信技术领域，特别是涉及一种主从框级联系统及其时序补偿方法。
【背景技术】
[0002]在窄带系统中，通常通过电缆把主框和从框的单板信号互联起来，实现主框和从框之间的数据通信。
[0003]现有技术中，采用主从框级联电路设计方案如图1所示。图1是主框和从框单板信号的连接图，请参见图1，主框单板的窄带时隙交换芯片TSI芯片负责整个系统的时隙交换，其中数据帧的参数是:帧频率为8KHz，一帧长度为125uS，一帧有32个时隙。时钟源提供帧头信号FO和时钟信号CLK给TSI芯片，并通过背板连接器提供给从框的El芯片作为该芯片的帧头信号F0_E1和时钟信号CLK_E1。从框单板的El芯片和主框单板的TSI芯片有9路数据通信。TSI芯片的9路发送信号TD[0..8]通过电缆和El芯片9路接收信号RD_E1 [0..8]相连，TSI芯片的9路接收信号RD[0..8]通过背板和El芯片的9路发送信号TD_E1[0..8]相连，实现主框和从框的窄带数据通信。在芯片TSI的发送信号路径上，TD[0..7]、F0和CLK信号通过电缆连接，到达从框上的EI芯片，分别为TD_EI [0..7]信号、F0_EI和CLK_EI信号，三类信号经历同样的电缆传输时延，对于从框单板的El芯片的输入来说，这些信号时序正确。但是在TSI的接收信号路径上，El芯片的输出信号TD_E1[0..8]是以F0_E1和CLK_E1信号为时序基准的，经过电缆传输到主框的TSI芯片的输入信号RD[0..8]上，TSI是以FO和CLK为时序基准处理RD[0..8]信号的，即RD[0..8]相对于FO和CLK偏差了两个电缆长度的时延。
[0004]现有技术方案的缺点:窄带系统对于时序要求严格，信号相对于帧头不能有太大的时延，否则会导致误码，甚至通信中断。TSI的接收信号RD[0..8]相对于帧头信号FO和时钟CLK有两个电缆长度的时延，为了保证通信的正确性，必须减少电缆长度，减少传输时延，这样就限制了电缆长度的设计。同时，由于机框间互连线多，会导致背板连接器的体积大，占用大的PCB空间，增加设计成本，而且电缆比较粗，捆扎折弯困难。
[0005]因此，如何解决主从框级联信号时序裕度小的问题，是本领域的技术人员普遍关注的问题。
【发明内容】
[0006]鉴于此，本发明的目的在于提供一种主从框级联系统及其时序补偿方法，保证了主框和从框之间级联信号的时序宽裕，从而不会出现误码，提高了信号质量。
[0007]根据上述发明目的，本发明提供了一种主从框级联系统，包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，所述主框包括一 FPGA模块，所述FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙O。
[0008]优选地，所述主框还包括TSl模块、时钟源模块、第一FPGA模块和第一背板连接模块，具体包括:
[0009]TSl模块，和第一 FPGA模块相连接，用于负责系统的时隙交换；
[0010]时钟源模块，分别与所述TSl模块和第一FPGA模块相连接，用于提供时钟信号和帧头;
[0011]第一FPGA模块，和第一背板连接模块连接，用于对发送数据信号作并串转换和对接收数据信号串并转换，并且对接收的数据信号作时序调整；
[0012]第一背板连接模块，与电缆连接，用于发送数据信号至从框和接收来自从框的数据信号。
[0013]优选地，所述从框还包括第二背板连接模块、第二FPGA模块和El模块，具体包括:
[0014]第二背板连接模块，与电缆连接，用于发送数据信号至主框和接收来自主框的数据信号；
[0015]第二FPGA模块，与所述第二背板连接模块连接，用于对发送数据信号并串转换和对接收数据信号串并转换；
[0016]El模块，与所述第二 FPGA模块连接，用于对接收的数据信号处理和发送数据信号到所述第二 FPGA模块。
[0017]优选地，所述第二延时时间= 125us—所述第一延时时间。
[0018]优选地，所述第一FPGA模块具体包括:
[0019]第一发送单元，用于将来自所述TSl模块的接收数据信号、时钟和帧头作并串转换，并在串行信号中增加起始位和停止位信息，所述起始位和停止位信息包括时钟信息和解码标识位；
[0020]第一接收单元，用于将接收来自从框的数据信号作串并转换，并且恢复出时钟信号和帧头；
[0021]时序调整单元，用于将串并转换后的数据信号和恢复出的时钟和帧头作时序调整，然后将调整后的数据信号、时钟和帧头发送至所述TSl模块。
[0022]优选地，所述第二FPGA模块具体包括:
[0023]第二发送单元，用于将来自所述El模块的接收数据信号、时钟和帧头作并串转换，并在串行信号中增加起始位和停止位信息，所述起始位和停止位信息包括时钟信息和解码标识位；
[0024]第二接收单元，用于将来自主框的接收数据信号作串并转换，并且恢复出时钟和帧头信号。
[0025]本发明还提供了主从框级联系统的时序补偿方法，所述方法包括:比较计算所述第一FPGA模块的接收数据信号的帧头和所述时钟源模块提供的帧头获取第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，所述第二延时时间= 125us —所述第一延时时间，使所述数据信号的帧头对准所述数据信号的时隙O。
[0026]与现有技术相比，本发明一种主从框级联电路设计系统及其时序补偿方法，具有以下有益效果:保证了主框和从框之间级联信号时序的宽裕，不会出现误码，提高了信号通信质量;减少主框和从框之间的互连信号，减少了单板接口连接器的管脚及体积，降低了系统成本;减少了主框和从框之间互连电缆的线数，使线缆折弯捆扎更容易；可以使主框和从框之间的互联电缆的设计长度范围变宽。
【附图说明】
[0027]图1为现有技术的主从框级联设计电路结构图；
[0028]图2为本发明实施例的一种主从框级联系统结构图；
[0029]图3为本发明较佳实施例的一种主从框级联系统结构图；
[0030]图4为本发明实施例的第一FPGA模块结构图；
[0031 ]图5为本发明实施例的第二FPGA模块结构图；
[0032]图6为本发明中第一FPGA模块的发送单元的信号并串转换时序图；
[0033]图7为本发明中的一FPGA模块的接收单元的信号串并转换时序图；
[0034]图8为本发明中第一FPGA模块的时序调整单元的时序图。
【具体实施方式】
[0035]正如【背景技术】中提及的，如何解决主从框级联信号时序裕度小的问题是普遍关注的问题。
[0036]因此，本发明在主框中增加了具有时序调整的FPGA模块，从而增加了主框和从框之间级联信号时序的裕度，提高了通信信号质量。
[0037]以下通过特定的具体实例并结合【附图说明】本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
[0038]图2为本发明一个实施例的一种主从框级联系统结构图。从图2中所示，该系统包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，主框包括一 FPGA模块，该FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙O。
[0039]优选地，主框包括TS1模块20、时钟源模块21、第一FPGA模块22和第一背板连接模块23，具体包括；
[0040]TSl模块20，和第一 FPGA模块22相连接，用于负责系统的时隙交换；
[0041 ]时钟源模块21，分别和TSl模块20与第一 FPGA模块22相连接，用于提供时钟信号和中贞头;
[0042]第一FPGA模块22，和第一背板连接模块23连接，用于对发送数据信号作并串转换和对接收数据信号串并转换，并且对接收的数据信号作时序调整；
[0043]第一背板连接模块23，与电缆连接，用于发送数据信号至从框和接收来自从框的数据信号；
[0044]优选地，从框包括第二背板连接模块24、第二FPGA模块25和El模块26，具体包括；
[0045]第二背板连接模块24，与电缆连接，用于发送数据信号至主框和接收来自主框的数据信号；
[0046]第二FPGA模块25，与第二背板连接模块24连接，用于对发送数据信号并串转换和对接收数据信号串并转换；
[0047]El模块26，与第二FPGA模块25连接，用于对接收来第二FPGA模块2自的数据信号处理和发送数据信号至第二 FPGA模块25。
[0048]现以具体实施例来说明本发明。如图3所示，图3为本发明较佳实施例的一种主从框级联系统结构图。TSl模块20的发送信号TD[0..8]与第一 FPGA模块22的输入信号TD[0..8]连接，TSl模块20的输入信号RD[0..8]与第一FPGA模块22的输出信号RD[0..8]连接，且TSl模块20接收来自时钟源模块21的输入时钟信号CLK和帧头信号FO13TSl模块20负责整个系统的时隙交换。
[0049]第一FPGA模块22发送数据信号方向路径上，接收来自TSl模块20的发送信号TD[0..8]，将发送信号TD[0..8]、时钟信号CLK和帧头信号FO经过并串转换成TX信号，然后将信号TX经过第一背板连接模块23和电缆发送至从框。第一 FPGA模块22接收数据信号方向路径上，接收来自从框通过电缆和背板连接器传输的RX信号，将串行数据信号RX经过串并转换为并行数据信号，并经过时钟恢复电路从串行数据信号RX恢复出时钟信号和帧头，然后将并行数据信号、恢复出的时钟信号和帧头作时序调整，发送时序调整后的数据信号RD[0..8 ]至TSI模块20。第一FPGA模块22所需要的时钟信号CLK和帧头FO由时钟源模块21提供。
[0050]第二FPGA模块25在接收数据信号路径上，通过第二背板连接模块24接收来自主框的TX信号，将串行数据信号TX经过串并转换为RD_E1 [ 0..8],并恢复出时钟CLK_E1和帧头R)_E1，将信号RD_E1[0..8]、CLK_E1和F0_E1发送至El模块26。第二FPGA模块25在发送数据信号路径上，接收来自El模块26的数据信号TD_E1[0..8]，将发送信号TD_E1[0..8]、时钟信号CLK和帧头信号FO经过并串转换成RX信号，然后发送RX信号经第二背板连接模块24至主框。
[0051 ] El模块26的发送信号TD_E1[0..8]与第二FPGA模块25的输入信号TD_E1[0..8]连接，TSl模块20的输入信号RD_E1[0..8]与第二FPGA模块25的输出信号RD_E1[0..8]连接，该模块负责El信号的处理。El模块26数据信号处理时序基准是以由第二 FPGA模块25提供的帧头信号H)_E1、时钟信号CLK_E1。
[0052]在本实施例中，在TSI模块20的数据信号发送路径上，TD[0..8]信号、FO和CLK信号通过第一 FPGA模块22的并串转换、电缆传输以及第二 FPGA模块25的串并转换，数据信号至从框上的EI模块26，这些信号具有同样的时延，因此对于EI模块26的输入来说，时序是正确的。在TSI模块20的数据信号接收路径上，El模块26的输出信号TD_E1 [0..8]是以F0_E1和CLK_EI信号为时序基准的，经过第二FPGA模块25的并串转换、电缆传输以及第一FPGA模块22的串并转换电路，FPGA的接收模块输出的RD_TS I [ 0..8 ]相对于TSI模块20的帧头信号FO有了很大的延时，因此在第一 FPGA模块22中经过时序调整，调整后的数据信号发送至TSI模块20。时序调整模块使数据信号时序宽裕，屏蔽了传输延时对窄带信号的影响。
[0053]综上，本发明在主框和从框单板上均增加了FPGA设计模块，实现了数据信号串并转换、并串转换，以及时钟恢复和数据信号的时序调整，使数据信号时序设计更宽裕，屏蔽了传输延时对窄带信号的影响，提高信号质量，同时减少了主框和从框之间互连电缆的线数，使线缆折弯捆扎更容易。
[0054]图4是本发明实施例的第一FPGA模块结构图，如图4所示，第一FPGA模块包括第一发送单元40、第一接收单元41和时序调整单元42，具体包括:
[0055]第一发送单元40，用于将来自TSl模块20的接收数据信号、时钟和帧头作并串转换，并在串行信号中增加起始位和停止位信息，起始位和停止位信息包括时钟信息和解码标识位；
[0056]第一接收单元41，用于将接收来自从框的数据信号作串并转换，并且恢复出时钟信号和帧头；
[0057]时序调整单元42，用于将串并后的数据信号和恢复出的时钟和帧头作时序调整，然后将调整后的数据信号、时钟和帧头发送至TSl模块20。
[0058]第一FPGA模块22接收来自TSl模块20的发送信号TD[0..8]，在第一发送单元40中，将发送信号TD[0..8]和帧头信号FO经过并串转换成TX信号，并在转换后的串行信号TX中加入起始位和停止位信息，其中，起始位为常高，停止位为常低，起始位和停止位为串行数据TX提供更丰富的时钟信息和解码标志位。参见图6，图6为本发明中第一 FPGA模块的第一发送单元的信号并串转换时序图，TD[0..9]由TD[0..8]和帧头信号FO组成，tSD是并串转换产生的延时。第一 FPGA模块22将信号TX经过第一背板连接模块23、电缆发送至从框。
[0059]第一FPGA模块22接收来自从框通过电缆和背板连接器传输的RX信号，在第一接收单元41中，将串行数据信号RX经过并串转换为RD_TS1[0..8]，并经过时钟恢复电路恢复出时钟CLK_TS1和帧图F0_TS1。参见图7，图7为本发明中第一FPGA模块的第一接收单元的信号串并转换时序图，其中，RD[0..9]由RD[0..8]和帧头信号FO组成。TDD是串并转换产生的延时。在时序调整单元42，该单元的作用是比较计算F0_TSI相对于FO的延时T0，将RD_TSI[0..8]延时Tl后得到RD[0..8]，使RD[0..8]的帧头对应着一帧中的时隙O，并送给TSI模块20做处理。其中Tl = 125us-T0，TSI—帧时间是125us，一帧中有0-31共32个时隙，请参见图8，图8为本发明中第一FPGA模块的时序调整单元时序图。第一FPGA模块22将时序调整后的数据信号RD[0..8]发送至TSI模块20。第一 FPGA模块22所需要的时钟信号CLK和帧头FO由时钟源模块21提供。
[0060]图5是本发明实施例的第二FPGA模块结构图，如图5所示，第二FPGA模块包括第二发送单元50、第二接收单元51，具体包括:
[0061]第二发送单元50，用于将来自El模块26的接收数据信号、时钟和帧头作并串转换，并在串行信号中增加起始位和停止位信息，起始位和停止位信息包括时钟信息和解码标识位；
[0062]第二接收单元51，用于将来自主框的接收数据信号作串并转换，并且恢复时钟和帧头信号。
[0063]第二FPGA模块25接收通过第二背板连接模块24接收来自主框的TX信号，在第二接收单元51中，将串行数据信号TX经过串并转换为RD_E1[0..8]，并经过时钟恢复电路恢复出时钟CLK_E I和帧头ro_E I，将信号RD [ 0..8 ]、CLK_E I和F0_E I发送至EI模块26。该单元的串并转换时序可参见图7串并转换时序图。
[0064]第二FPGA模块25接收来自El模块26的数据信号TD_E1[0..8]，在第二发送模块50中，将发送信号TD_E1 [0..8]、时钟信号CLK_E1和帧头信号F0_E1经过并串转换成RX信号，帧头信号FO从第二接收单元51中获取，发送RX信号经第二背板连接模块24至主框。其中，数据信号并串转换时序可以参见图6。
[0065]综上所述，本发明一种主从框级联电路系统，使主框和从框之间级联信号时序宽裕，提高了信号通信质量;同时减少了主框和从框之间的互连信号降低了系统成本;减少了主框和从框之间互连电缆的线数，使线缆折弯捆扎更容易。
[0066]在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0067]应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
[0068]任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。
【主权项】
1.一种主从框级联系统，包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，其特征在于，所述主框包括一 FPGA模块，所述FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙O。2.如权利要求1所述的一种主从框级联系统，其特征在于，所述主框还包括TSl模块、时钟源模块、第一 FPGA模块和第一背板连接模块，具体包括: TSl模块，和第一 FPGA模块相连接，用于负责系统的时隙交换； 时钟源模块，分别与所述TSl模块和第一 FPGA模块相连接，用于提供时钟信号和帧头；第一 FPGA模块，和第一背板连接模块连接，用于对发送数据信号作并串转换和对接收数据信号串并转换，并且对接收的数据信号作时序调整； 第一背板连接模块，与电缆连接，用于发送数据信号至从框和接收来自从框的数据信号。3.如权利要求1所述的一种主从框级联系统，其特征在于，所述从框还包括第二背板连接模块、第二 FPGA模块和El模块，具体包括: 第二背板连接模块，与电缆连接，用于发送数据信号至主框和接收来自主框的数据信号； 第二 FPGA模块，与所述第二背板连接模块连接，用于对发送数据信号并串转换和对接收数据信号串并转换； El模块，与所述第二FPGA模块连接，用于对接收的数据信号处理和发送数据信号到所述第二 FPGA模块。4.如权利要求1所述的一种主从框级联系统，其特征在于，所述第二延时时间=125us —所述第一延时时间。5.如权利要求2所述的一种主从框级联系统，所述第一FPGA模块具体包括: 第一发送单元，用于将来自所述TSl模块的接收数据信号、时钟和帧头作并串转换，并在串行信号中增加起始位和停止位信息，所述起始位和停止位信息包括时钟信息和解码标识位； 第一接收单元，用于将接收来自从框的数据信号作串并转换，并且恢复出时钟信号和中贞头; 时序调整单元，用于将串并转换后的数据信号和恢复出的时钟和帧头作时序调整，然后将调整后的数据信号、时钟和帧头发送至所述TSl模块。6.如权利要求3所述的一种主从框级联系统，所述第二FPGA模块具体包括: 第二发送单元，用于将来自所述El模块的接收数据信号、时钟和帧头作并串转换，并在串行信号中增加起始位和停止位信息，所述起始位和停止位信息包括时钟信息和解码标识位； 第二接收单元，用于将来自主框的接收数据信号作串并转换，并且恢复出时钟和帧头信号。7.—种主从框级联系统的时序补偿方法，所述系统具有权利要求1-6所述的特征，其特征在于，所述方法包括:比较计算所述第一FPGA模块的接收数据信号的帧头和所述时钟源模块提供的帧头获取第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，所述第二延时时间=125us—所述第一延时时间，使所述数据信号的帧头对准所述数据信号的时隙O。
【文档编号】G06F15/173GK106055515SQ201610498834
【公开日】2016年10月26日
【申请日】2016年6月30日
【发明人】王亦鸾
【申请人】上海斐讯数据通信技术有限公司