一种基于fpga的biss?c协议通用控制器的制造方法
【专利摘要】本发明公开了一种基于FPGA的BISS?C协议接口控制器，包括：帧收发器，寄存器堆，存储控制器、单周期执行器数据的先入先出队列SCDA_FIFO存储器，单周期传感器数据先入先出队列SCDS_FIFO存储器，所述存储控制器包括外部通道信息只读存储器NDT_ROM接口，连接外部通道信息只读存储器NDT_ROM，所述NDT_ROM存放多个从设备的多个通道描述信息。
【专利说明】-种基于FPGA的BISS-C协议通用控制器 【技术领域】
[0001 ]本发明设及支持BISS-C协议的控制器领域。 【【背景技术】】
[0002] 长期W来，编码器制造商靠模拟信号或简单数字增量信号接口传送位置信息。随 着时间的流逝和编码器技术的发展，带新处理方法和高集成度，让编码器生成高分辨率位 置数据，而且增加了先进的功能例如命令，寄存器通信等等。因此需要实现一个新的接口， 带能适合此高端设备的特性。SSI是一个过时的工业标准，无法满足制造商的速度和功能要 求。少数制造商推出了自己的协议，但是封闭性很强，不同牌子产品存在不兼容性。2002年 iC-化US推出BiSS开放接口。BiSS目的是提供给传感器和执行器的双向快速通信标准，而且 保留与SSI(Synchronous Serial Inte;rface)标准接口硬件兼容。在超过10年的时间里 BiSS使用不断的发展，目前超过300家授权设备制造商，包括工业领先如己鲁夫(Balluff)， 堡盟（Baumer)，丹纳赫（Danaher Motion)，库伯勒（Kiibler)，亨:t 乐（Hengstler)， Hr)hner .,倍加福（Pepper 1+Fuchs)，雷尼绍（Renishaw)，施耐德电气（Schneider Electric)，安川电机(化skawa)，禹衡光学(化heng Optics)和其它在使用BiSS接口。
[0003] BiSS接口是专用实时传感器和执行器接口，具有开放(Open source)、连接简易、 带宽高、应用灵活(可采用单向总线和双向总线）、支持线延迟补偿和最远100m的距离传输、 支持安全功能、组网功能、支持电子设备描述。目前BISS-C控制器主要有Ξ种实现方案：1, 基于专用集成电路忍片的实现方案，iC-化US提供了iC-MB3和iC-MB4集成电路，包含所有 BiSS协议功能此忍片通过单片机的串行或并行接口控制;TI等半导体公司也将BISS控制器 集成到其DSP或单片机忍片中。2 .基于FPGA的实现方案，iC-化US还提供V皿L IP核，包含 BiSS协议功能，可简单集成在制造商的FPGA或CPLD硬件中。国内外也有很多工程师基于 FPGA实现了简单的BICC控制器。3.基于单片机GPI0的实现，通过软件的方式来实现BISS协 议。
[0004] 但是，现有的控制器实现方案普遍存在集成度不高的问题。例如，iC-MB3仅仅支持 3个从设备;而iC-MB4仅仅支持8个从设备。iC-Haus提供的IP核与运两款忍片支持从设备的 能力相当。而基于单片机GPI0的方案如果要支持大量的从设备，则需要付出更加昂贵的成 本。在一些特殊的场合(例如控制几十条机械手臂的控制器，多个通道化C等），运些BISS-C 总线控制器已经不能满足扩展大量从节点的要求。现有的控制器之所W只支持少量的从节 点，是由于早期市场上BISS-C设备不多，对支持大量从节点的控制器需求不明显。然而，由 于BISS-C协议的突出技术优势，吸引了越来越多的厂商支持BISS-C协议，越来越多的设备 支持BISS-C协议，因此，支持大量从设备的BISS-C控制器将会有更大的需求。 【
【发明内容】
】
[0005] 本发明要解决现有BISS-C控制器支持的从设备数量有限的问题。为达到此目的， 设计了一个基于FPGA的BISS-C控制器，能够最多支持128个从设备。另外，还提出了一种鉴 别正确的通道参数ROM的方法，确保作为主设备的BISS-C控制器与从设备连接的安全性。
[0006] 本发明提出的BISS-C协议接口控制器，包括:帖收发器，寄存器堆，存储控制器、单 周期执行器数据的先入先出队列SCDA_FIF0存储器，单周期传感器数据先入先出队列SCDS_ FIFO存储器，存储控制器，
[0007] 其中，寄存器堆具有供外部访问的寄存器访问接口，所述寄存器堆与所述帖收发 器、存储控制器连接，存放所述帖收发器、存储控制器的状态和控制信息；
[0008] 所述存储控制器包括与外部通道信息只读存储器NDT_R0M接口、单周期执行数据 随机存储器SCDA_RAM接口、单周期传感器数据随机存储器SCDS_RAM接口，分别与外部通道 信息只读存储器NDT_R0M、单周期执行器数据随机存储器SCDA_RAM和单周期传感器数据随 机存储器SCDS_RAM连接，其中，所述NDT_R0M存放多个从设备的多个通道描述信息，所述 SCDA_RAM存放用于存放所有通道在下一帖将要传输的执行器数据，所述SCDS_RAM存放所有 通道在一帖传输结束时采集的传感数据；
[0009] 所述存储控制器与所述SCDA_FIF0存储器连接，所述SCDA_FIF0存储器与所述帖收 发器连接，所述存储控制器将从SCDA_RAM接口获取的执行器数据通过所述SCDA_FIF0存储 器传送给帖收发器，所述帖收发器通过所述SCDS_FIF0存储器将接收的传感数据传送给存 储控制器，并由存储控制器通过SCDS_RAM接口传送给所述SCDS_RAM。
[0010]优选的，所述协议接口控制器用FPGA实现。
[0011] 优选的，所述帖收发器还包括:线延迟补偿单元、帖发送单元和帖接收单元。
[0012] 优选的，所述存储控制器还包括:通道参数解析单元、通道参数先入先出存储器、 发送数据流单元和接收数据流单元。
[001引优选的，还包括安全指示灯和一安全检测使能引脚，当需要检测所述NDT_R0M中数 据的安全性时，将安全检测使能引脚接高电平，使得所述协议接口控制器进入安全检测模 式，具体还包括下述步骤：
[0014] (1)通道参数解析单元读取NDT_R0M中指定位置存放的安全参数；
[0015] (2)如果该安全参数不存在，退出读取NDT_R0M的工作状态，并通过安全指示灯发 出报警信号，提示该NDT_R0M不是安全的存储器；
[0016] (3)如果成功读取该安全参数，通过安全指示灯闪烁，闪烁的频率与安全参数相 等；判断灯闪烁频率是否符合用户定义的频率;如果符合，将安全检测使能引脚接入低电 平，不再读取安全参数，退出安全检测模式，继续读取NDT_R0M中的其他数据;如果不符合， 安全检测使能引脚继续接入高电平，保持安全检测模式，重复步骤（1)-(3)，继续读取安全 参数和检测功能。利用安全检测模式，可W帮助用户鉴别NDT_R0M中的通道参数是否与作为 主设备的协议控制器和与作为从设备的传感器相匹配。
[0017]优选的，所述NDT_R0M为夕谐的ROM存储器，所述外接的ROM存储器存储多个从设备 的多个通道描述信息，每个通道描述信息占用8个字节，包括通道数据负载长度，CRC多项 式、CRC初值、执行器数据在所述SCDA_RAM中的首地址，传感器数据在所述SCDA_RAM的首地 址。
[0018] 优选的，所述多个通道最大为128个通道。
[0019] 优选的，所述NDT_R0M接口、SCDA_RAM接口和SCDS_RAM接口均集成在所述接口控制 器中，且WFPGA实现。
[0020] 优选的，所述寄存器堆由一组寄存器组成，每个寄存器存储8bit信息，所述每个寄 存器用于精细控制整个控制器的工作模式或者反映所述接口控制器的内部工作状态。
[0021] 优选的，所述SCDA_FIF0存储器的数据位数为化it,深度可达32,用于存储待发送 的数据位流;所述SCDS_FIF0存储器的数据位数为化it,深度可达32,用于存储接收到的传 感器数据码流。
[0022] 优选的，所述存储控制器在每帖开始后开始工作，直到一帖传输完成，所述通道参 数解析单元负责从所述NDT_R0M顺序读取每个通道的信息，存储到所述通道参数先入先出 存储器中，所述信息用于指导发送数据流单元从所述SCDA_RAM读取通道的执行器数据，并 计算生成CRC压入所述SCDA_FIF0存储器，所述接收数据流单元从通道参数先入先出存储器 读取一个通道的参数信息，并从所述SCDS_FIF0存储器接收该通道的传感器数据，进行CRC 校验并存储到所述SCDS_RAM中。
[0023] 优选的，所述帖收发器可工作在点对点模式或总线模式，所述帖收发器包括下述 外部接口：主器件数据输出接口 BISS_M0，主器件时钟输出接口 BI SS_MA，从器件数据输入接 口 BISS-化。
[0024] 优选的，当处于所述点对点模式下，所述BISS_M0始终驱动输出0电平。
[0025] 优选的，当处于所述总线模式下，执行器数据从BISS_M0输出给从设备。
[00%]优选的，在所述点对点模式或者总线模式下，所述BISS_MA都作为总线时钟信号， 所述BISS_化都作为传感器数据输入信号。
[0027] 优选的，所述线延迟补偿模块用于检测线传输延迟，补偿FPGA时序，并对所述 BISS_化信号进行同步和采样对齐处理，确保内部采样到的所述BISS_化信号没有亚稳态和 跳变沿附近采样到的错误值。
[0028] 优选的，所述帖发送单元负责发送执行器数据，所述帖接收单元负责产生总线时 钟和接收传感数据。
[0029] 优选的，所述协议接口控制器WIP核的形式实现，通过寄存器访问接口配置支持 的通道数量、帖周期、总线时钟周期信息。 【【附图说明】】
[0030] 此处所说明的附图是用来提供对本发明的进一步理解，构成本申请的一部分，但 并不构成对本发明的不当限定，在附图中：
[0031] 图1是用本发明提出的BISS-C协议接口控制器的系统结构图；
[0032] 图2是本发明的一个点到点连接模式；
[0033] 图3是本发明的一个总线连接模式。 【【具体实施方式】】
[0034] 下面将结合附图W及具体实施例来详细说明本发明，其中的示意性实施例W及说 明仅用来解释本发明，但并不作为对本发明的不当限定。
[0035] 本发明控制器整体设计结构紧凑，功能强大，应用灵活。可W方便的集成到xlinx、 八116^、1^曰1：1：；[。6等主流的。口64器件中，既可^直接集成到￥61'；[10旨电路中，也可^进一步封 装成处理器的外设IP核使用。^Lattice FPGA(型号为:LCMX02-1200肥-4TG100C)实现的本 发明的BISS-C协议控制器，其中，FPGA的寄存器资源的占有率为28%，SLICE资源的使用率 为58%，LUT4资源的使用率为57%，满足设计要求。
[0036] 参见图1，是本发明的系统架构图，包括帖收发器，寄存器堆，存储控制器、单周期 执行器数据的先入先出队列SCDA_FIF0存储器，单周期传感器数据先入先出队列SCDS_FIF0 存储器，存储控制器，其中，寄存器堆具有供外部访问的寄存器访问接口，所述寄存器堆与 所述帖收发器、存储控制器连接，存放所述帖收发器、存储控制器的状态和控制信息;所述 存储控制器包括与外部通道信息只读存储器NDT_R0M接口、单周期执行数据随机存储器 SCDA_RAM接口、单周期传感器数据随机存储器SCDS_RAM接口，分别与外部通道信息只读存 储器NDT_R0M、单周期执行器数据随机存储器SCDA_RAM和单周期传感器数据随机存储器 SCDS_RAM连接，其中，所述NDT_R0M存放多个从设备的多个通道描述信息，所述SCDA_RAM存 放用于存放所有通道在下一帖将要传输的执行器数据，所述SCDS_RAM存放所有通道在一帖 传输结束时采集的传感器数据;所述存储控制器与所述SCDA_FIF0存储器连接，所述SCDA_ FIFO存储器与所述帖收发器连接，所述存储控制器将从SCDA_RAM接口获取的执行器数据通 过所述SCDA_FIF0存储器传送给帖收发器，所述帖收发器通过所述SCDS_FIF0存储器将接收 的传感器数据传送给存储控制器，并由存储控制器通过SCDS_RAM接口传送给所述SCDS_ RAM。
[0037] 其所述帖收发器包括:线延迟补偿单元、帖发送单元和帖接收单元。所述存储控制 器包括:通道参数解析单元、通道参数先入先出存储器、发送数据流单元和接收数据流单 J L· 〇
[0038] 所述NDT_R0M可外接一个ROM存储器，外接ROM存储器可W存储多个从设备的多个 通道描述信息，每个通道描述信息占用8个字节，包括通道数据负载长度，CRC多项式、CRC初 值、执行器数据在所述SCDA_RAM中的首地址，传感器数据在所述SCDA_RAM的首地址。通道数 量可由用户设置，最大为128个。
[0039] 在实际应用中，常常需要更换不同的从设备，因而需要配置不同的通道参数，运些 通道参数均预先保存在NDT_R0M中，但随着从设备越来越多，适应不同从设备的NDT_R0M的 版本也越来越多，运就会出现不好判断哪个NDT_R0M版本是所需要的。虽然可W通过在存储 器的表面贴上标签的方式来区分，但往往会由于标签丢失，或者没有及时更新标签，使得标 签的信息与NDT_R0M中的信息不匹配，仍会出现选择错误的NDT_R0M版本的情况发生。为解 决上述技术问题，W本发明还增加了协议控制器的安全检测模式的功能，通过对NDT_R0M中 安全参数检测和显示来帮助用户识别所需的NDT_R0M。在所述的BISS-C协议接口控制器上 设置一个安全指示灯和一安全检测使能引脚，当需要检测所述NDT_R0M中数据的安全性时， 可将安全检测使能引脚接高电平，使得BISS-C协议接口控制器进入安全检测模式，具体包 括下述步骤：
[0040] (1)通道参数解析单元读取NDT_R0M中指定位置存放的安全参数；
[0041] (2)如果该安全参数不存在，退出读取NDT_R0M的工作状态，并通过安全指示灯发 出报警信号，提示该NDT_R0M不是安全的存储器；
[0042] (3)如果成功读取该安全参数，通过安全指示灯闪烁，闪烁的频率与安全参数相 等；判断灯闪烁频率是否符合用户定义的频率;如果符合，将安全检测使能引脚接入低电 平，退出安全检测模式，不再读取安全参数，而继续读取NDT_R0M中的其他数据；如果不符 合，安全检测使能引脚继续接入高电平，保持安全检测模式，重复步骤(1)-(3),继续读取安 全参数和执行检测功能。
[0043] 所述寄存器堆由一组寄存器组成，每个寄存器存储8bit信息，所述每个寄存器用 于精细控制整个控制器的工作模式或者反映所述接口控制器的内部工作状态。将BISS-C协 议接口控制器接入到计算机系统中时，通过设置和读取寄存器中的数值，能够控制接口控 制器的工作模式，和了解接口控制器的状态。
[0044] 所述SCDA_FIF0存储器的数据位数为化it,深度可达32,用于存储待发送的数据位 流;所述SCDS_FIF0存储器的数据位数为化it,深度可达32,用于存储接收到的传感器数据 码流。该存储器采用先入先出的化it的缓冲方式，可确保数据的输入/输出不会出现拥塞。
[0045] 存储控制器在每帖开始后开始工作，直到一帖传输完成，通道参数解析单元负责 从所述NDT_R0M顺序读取每个通道的信息，存储到所述通道参数先入先出存储器中，通道信 息用于指导发送数据流单元从所述SCDA_RAM读取通道的执行器数据，并计算生成循环冗余 校验码CRC压入所述SCDA_FIF0存储器，所述接收数据流单元从通道参数先入先出存储器读 取一个通道的参数信息，并从所述SCDS_FIF0存储器接收该通道的传感器数据，进行CRC校 验并存储到所述SCDS_RAM中。
[0046] 所述帖收发器包括主器件数据输出接口 BISS_M0,主器件时钟输出接口 BISS_MA， 从器件数据输入接口BISSJ^L，可工作在点对点模式或总线模式，其中，所述BISS_MA都作为 总线时钟信号，所述BISS_^都作为传感器数据输入信号。点对点模式下，BISS_M0始终驱动 输出0电平，所述总线模式下，执行器数据从BISS_M0输出给从设备。
[0047] 所述线延迟补偿模块用于检测线传输延迟，补偿FPGA时序，并对所述BISS_化信号 进行同步和采样对齐处理，确保内部采样到的所述BISS_化信号没有亚稳态和跳变沿附近 采样到的错误值。
[004引所述帖发送单元负责发送执行器数据，所述帖接收单元负责产生总线时钟和接收 传感数据。
[0049] 所述协议接口控制器也可WIP核的形式实现，通过寄存器访问接口配置支持的通 道数量、帖周期、总线时钟周期信息。
[0050] 所述协议接口控制器能够完成BISS-C协议的单帖数据传输，也可配合微控制器或 其他可编程逻辑实现多帖协议，支持点对点传输功能，支持总线组网传输功能，支持传感器 数据和执行器数据的同帖传输，支持线延迟补偿，支持传感数据的CRC校验和执行数据的 CRC生成，支持可配置的帖周期和，支持可配置的网络结构，支持可配置的BISS时钟周期，支 持可配置的等待时间参数。寄存器访问接口用于控制内部的工作模式和访问内部的工作状 态，例如配置帖周期、配置BISS时钟周期、配置点对点工作模式或总线工作模式、配置从设 备通道数量、复位控制器、开始或停止帖周期循环等。通过寄存器访问接口，可W使该控制 器更加灵活和通用。NDT_R0M接口外接ROM存储漆器，可在FPGA内部实现，该存储器存储了网 络上多个从设备的多个通道描述信息(至少一个通道，多达128个通道）。每个通道信息占用 8个字节，包括通道数据负载长度，CRC多项式、CRC初值、执行数据在SCDA_RAM的首地址，传 感数据在SCDA_RAM的首地址等信息。通道个数记录在寄存器堆的某个寄存器中。SCDA_RAM 接口连接SCDA_RAM，可W在FPGA中实现。SCDA_RAM用于存放所有通道在下一帖将要传输的 执行器数据。SCDA_RAM可W考虑由微控制器或FPGA逻辑在每帖传输开始前预先存储数据。 每个通道的存储地址应该和NDT_ROM中对应通道的首地址一致。对于点对点应用或者没有 执行器数据的应用，可W不实现SCDA_RAM，只是简单的把SCDA_RAM的数据总线全部连接到0 电平即可。SCDA_RAM最大可配置为2Kbyte，按照每个通道最大8个Byte计算，可W容纳256个 通道，SCDS_RAM接口连接SCDS_RAM，可W在FPGA中实现。SCDS_RAM用于存放所有通道在一帖 传输结束时采集的传感器数据。SCDA_RAM可W考虑由微控制器或FPGA在每帖传输结束时进 行访问和分析。每个通道的存储地址应该和NDT_ROM中对应通道的首地址一致。SCDS_RAM最 大可配置为2肺yte，按照每个通道最多10个Byte (最多包括8B}fte数据、2ByteCRC)计算，可 容纳204个通道。
[0化1] 参见图2,将BISS-C接口控制器的BISS_MA接口（包括MA+和MA-两根线）与BISS_^ 接口（包括化+和化-两根线)连接到传感器的对应接口线（如化〇+、SLO-)上。NDT_ROM接口可 W连接8字节的外置ROM或8个8bit寄存器，外置ROM中存储传感器的信息。SCDA_RAM可W省 略，因此，与SCDA_RAM的数据总线接口恒驱动为0 "SCDS_RAM可W根据传感器的帖长度配置 最多10个字节的RAM或寄存器。
[0052] 在复位后，等待40ms，让传感器进入正确的总线状态，然后通过寄存器端口配置与 传感器有关的帖周期、总现时序参数，最后启动帖周期传输。
[0053] 在启动帖周期传输后，BISS-C协议接口控制器定期发起总线时序，读取传感器的 传感数据，进行CRC校验，并将传感器的数据连同本地计算的CRC-并写入SCDA_RAM，然后通 过脉冲信号通知处理逻辑或单片机处理传感器数据。
[0054] 参见图3,配置协BISS-C接口控制器的MA(包括MA+和MA-两根线）、M0(包括M0+和 M0-两根线）与化(包括化+和化-两根线）与第二个从设备的对应接口连接，第二从设备的MA (包括M0+和M0-两根线）、化0(包括化0+和化0-两根线）和化(包括化+和化-两根线）与第一 个从设备连接，作为末端的第一从器件的化0与化端连接成环。通过运种方式构成的总线模 式，可使得BISS-C接口控制器连接多个传感器。
[0055] 从设备既可W有传感数据通道，又可W有执行数据通道。NDT_R0M接口可W连接最 大化B(Byte)容量的ROM,其中按先后顺序存储第一从设备、第二从设备、…、第N从设备的所 有通道配置信息。在没有执行器数据的情况下，SCDA_RAM可W省略；否则，需要配置最大2KB 容量的SCDA_RAMdSCDS_RAM可W根据网络配置最大2Kbyte容量的RAM。
[0056] 在复位后，先等待至少40ms，让所有从设备进入正确的总线状态，然后通过寄存器 端口配置帖周期、总现时序参数，最后启动帖周期传输。在启动帖周期传输后，BISS-C控制 器定期发起总线时序。在每个帖周期，BISS控制器先发送脉冲信号通知处理逻辑或外部单 片机将执行器数据写入SCDA_RAM。经过一段可配置的时间后，BISS控制器从SCDA_RAM访问 数据，并启动总线传输时序。控制器数据和传感器数据将同时传输。接收到的传感器数据连 同其本地计算的CRC-并存入SCDS RAM。总线传输完成后，BISS控制器通过脉冲信号通知处 理逻辑或单片机处理传感数据。
[0057] 本领域普通技术人员可W理解上述实施例的全部或部分步骤可W使用计算机程 序流程来实现，所述计算机程序可W存储于一计算机可读存储介质中，所述计算机程序在 相应的硬件平台上(如系统、设备、装置、器件等)执行，在执行时，包括方法实施例的步骤之 一或其组合。可选地，上述实施例的全部或部分步骤也可W使用集成电路来实现，运些步骤 可W被分别制作成一个个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成 电路模块来实现。上述实施例中的装置/功能模块/功能单元可w采用通用的计算装置来实 现，它们可W集中在单个的计算装置上，也可W分布在多个计算装置所组成的网络上。上述 实施例中的装置/功能模块/功能单元W软件功能模块的形式实现并作为独立的产品销售 或使用时，可W存储在一个计算机可读取存储介质中。上述提到的计算机可读取存储介质 可W是只读存储器，磁盘或光盘等。
【主权项】
1. 一种BISS-C协议接口控制器，其特征在于包括:帧收发器，寄存器堆，存储控制器、单 周期执行器数据的先入先出队列SCDA_FIFO存储器，单周期传感器数据先入先出队列SCDS_ FIFO存储器，其中，寄存器堆具有供外部访问的寄存器访问接口，所述寄存器堆与所述帧收 发器、存储控制器连接，用于存放所述帧收发器、存储控制器的状态和控制信息； 所述存储控制器包括外部通道信息只读存储器NDT_R0M接口、单周期执行数据随机存 储器SCDA_RAM接口、单周期传感器数据随机存储器SCDS_RAM接口，这些接口分别与外部通 道信息只读存储器NDT_R0M、单周期执行器数据随机存储器SCDA_RAM和单周期传感器数据 随机存储器SCDS_RAM连接，其中，所述NDT_R0M存放多个从设备的多个通道描述信息，所述 SOTA_RAM存放用于存放所有通道在下一帧将要传输的执行器数据，所述SCDS_RAM存放所有 通道在一帧传输结束时采集的传感器数据； 所述存储控制器与所述SCDA_FIF0存储器连接，所述SCDA_FIF0存储器与所述帧收发器 连接，所述存储控制器将从SCDA_RAM接口获取的执行器数据通过所述SCDA_FIF0存储器传 送给帧收发器，所述帧收发器通过所述SCDS_FIF0存储器将接收的传感器数据传送给存储 控制器，并由存储控制器通过SCDS_RAM接口传送给所述SCDS_RAM。2. 如权利要求1所述的BISS-C协议接口控制器，其特征在于所述帧收发器还包括:线延 迟补偿单元、帧发送单元和帧接收单元。3. 如权利要求2所述的BISS-C协议接口控制器，其特征在于，所述协议接口控制器用 FPGA实现。4. 如权利要求1-3任一项所述的BISS-C协议接口控制器，其特征在于还包括一安全指 示灯和一安全检测使能引脚，所述存储控制器还包括:通道参数解析单元、通道参数先入先 出存储器、发送数据流单元和接收数据流单元；当需要检测所述NDT_R0M中数据的安全性 时，将所述安全检测使能引脚接高电平，使得所述协议接口控制器进入安全检测模式，具体 包括下述步骤： (1) 通道参数解析单元读取NDT_R0M中指定位置处存放的安全参数； (2) 如果该安全参数不存在，退出读取NDT_R0M的工作状态，并通过安全指示灯发出报 警信号，提示该NDT_R0M不是安全的存储器； (3) 如果成功读取该安全参数，通过安全指示灯闪烁，闪烁的频率与安全参数相等；用 户判断灯闪烁频率是否符合用户定义的频率;如果符合，将安全检测使能引脚接入低电平， 退出安全检测模式，不再读取安全参数，继续读取NDT_R0M中的其他数据;如果不符合，安全 检测使能引脚继续接入高电平，保持安全检测模式，重复步骤（1)-(3)，继续读取安全参数 和执行检测功能。5. 如权利要求4所述的BISS-C协议接口控制器，其特征在于所述NDT_R0M为外接的ROM 存储器，所述外接的ROM存储器存储多个从设备的多个通道描述信息，每个通道描述信息占 用8个字节，包括通道数据负载长度，CRC多项式、CRC初值、执行器数据在所述SCDA_RAM中的 首地址，传感器数据在所述SCDA_RAM的首地址。6. 如权利要求5所述的BISS-C协议接口控制器，其特征在于所述多个通道最大为128个 通道。7. 如权利要求5所述的BISS-C协议接口控制器，其特征在于所述NDT_R0M接口、SroA_ RAM接口和SCDS_RAM接口均集成在所述接口控制器中，且以FPGA实现。8. 如权利要求6-7任一项所述的BISS-C协议接口控制器，其特征在于所述寄存器堆由 一组寄存器组成，每个寄存器存储8bit信息，所述每个寄存器用于精细控制整个控制器的 工作模式或者反映所述接口控制器的内部工作状态。9. 如权利要求8所述的BISS-C协议接口控制器，其特征在于所述SCDA_FIFO存储器的数 据位数为lbi t，深度可达32，用于存储待发送的数据位流;所述SCDS_FIFO存储器的数据位 数为lbit，深度可达32,用于存储接收到的传感器数据码流。10. 如权利要求9所述的BISS-C协议接口控制器，其特征在于所述存储控制器在每帧数 据开始后开始工作，直到一帧数据传输完成，所述通道参数解析单元负责从所述NDT_ROM顺 序读取每个通道的信息，存储到所述通道参数先入先出存储器中，所述信息用于指导发送 数据流单元从所述SCDA_RAM读取通道的执行器数据，并计算生成循环冗余校验码CRC压入 所述SCDA_FIFO存储器，所述接收数据流单元从通道参数先入先出存储器读取一个通道的 参数信息，并从所述SCDS_FIFO存储器接收该通道的传感器数据，进行CRC校验并存储到所 述 SCDS_RAM 中。11. 如权利要求10所述的BISS-C协议接口控制器，其特征在于所述帧收发器可工作在 点对点模式或总线模式，所述帧收发器包括下述外部接口 ：主器件数据输出接口BISS_MO， 主器件时钟输出接口 BI SS_MA，从器件数据输入接口 BI SS_SL。12. 如权利要求11所述的BISS-C协议接口控制器，其特征在于当处于所述点对点模式 下，所述BI SS_MO始终驱动输出0电平。13. 如权利要求11所述的BISS-C协议接口控制器，其特征在于当处于所述总线模式下， 执行器数据从BI SS_MO输出给从设备。14. 如权利要求12或者13所述的BISS-C协议接口控制器，其特征在于所述BISS_MA都作 为总线时钟信号，所述BISS_SL都作为传感器数据输入信号。15. 如权利要求14所述的BISS-C协议接口控制器，其特征在于所述线延迟补偿模块用 于检测线传输延迟，补偿FPGA时序，并对所述BISS_SL信号进行同步和采样对齐处理，确保 内部采样到的所述BISS_SL信号没有亚稳态和跳变沿附近采样到的错误值。16. 如权利要求15所述的BISS-C协议接口控制器，其特征在于所述帧发送单元负责发 送执行器数据，所述帧接收单元负责产生总线时钟和接收传感数据。17. 如权利要求16所述的BISS-C协议接口控制器，所述协议接口控制器以IP核的形式 实现，通过寄存器访问接口配置支持的通道数量、帧周期、总线时钟周期信息。
【文档编号】G06F13/38GK106066837SQ201610364762
【公开日】2016年11月2日
【申请日】2016年5月30日 公开号201610364762.9, CN 106066837 A, CN 106066837A, CN 201610364762, CN-A-106066837, CN106066837 A, CN106066837A, CN201610364762, CN201610364762.9
【发明人】王飞, 赵亮, 白相林, 李增强, 张岩岭
【申请人】哈工大机器人集团有限公司