RAM4模块；EtherCAT读写控制(B网)模块。异步并行总线接口模块对外与主控芯片的总线接口相连，对内与所有双口 RAM模块、配置信息模块以及中断脉冲合成模块相连。EtherCAT读写控制(A网)模块对外与ESC芯片ETllOO (A网)的总线接口相连，对内与双口 RAM2模块、采用乒乓控制的双口 RAMl模块、配置信息模块以及中断脉冲合成模块相连。EtherCAT读写控制(B网)模块对外与ESC芯片ETllOO (B网)的总线接口相连，对内与双口 RAM4模块、采用乒乓控制的双口 RAM3模块、配置信息模块以及中断脉冲合成模块相连。下面对每个模块的工作原理进行详细说明:
[0036]1、异步并行总线接口模块始终检测主控芯片发出的读/写数据信号，若为读信号，则根据主控芯片输出的地址，将双口 RAM2或双口 RAM4中相应地址的下载区数据传给主控芯片；若为写信号，且主控芯片输出的地址为配置信息的地址，就将数据写入配置信息模块，如果是上传区数据的地址，则将数据同时写入双口 RAMl和双口 RAM3模块中的相应地址；异步并行总线接口模块根据双口 RAMl模块的乒乓控制标志位将上传区数据写入双口RAM1_0或双口 RAM1_1，乒乓控制标志位为O时，写入双口 RAM1_0，乒乓控制标志位为I时，写入双口 RAM1_1 ;异步并行总线接口模块根据双口 RAM3模块的乒乓控制标志位将上传区数据写入双口 RAM3_0或双口 RAM3_1，乒乓控制标志位为O时，写入双口 RAM3_0，乒乓控制标志位为I时，写入双口 RAM3_1 ；
[0037]2、采用乒乓控制的双口 RAMl模块由FPGA内部的Block RAM构成，由于每个ESC芯片ETllOO能够上传的数据总段数最多为7段，每段最多256个字，因此配置双口 RAM1_0和双口 RAM1_1两部分的容量均为4KB即可。异步并行总线接口模块可对双口 RAMl模块进行读/写操作，但EtherCAT读写控制(A网)模块只能对双口 RAMl模块进行读操作。双口 RAMl模块内部有一个乒乓控制标志位，其功能为:当乒乓控制标志位为O时，异步并行总线接口模块可以对双口 RAM1_0读/写数据，EtherCAT读写控制(A网)模块只能对双口RAM1_1读数据；当乒乓控制标志位为I时，异步并行总线接口模块可以对双口 RAM1_1读/写数据，EtherCAT读写控制(A网)模块只能对双口 RAM1_0读数据；乒乓控制标志位每次都在异步并行总线接口模块写完最后一个数据，同时EtherCAT读写控制(A网)模块读完最后一个数据之后进行翻转；
[0038]3、双口 RAM2模块由FPGA内部的Block RAM构成，由于每个ESC芯片ET1100可下载的数据总段数最多为7段，每段最多256个字，因此配置双口 RAM2模块的容量为4KB即可。异步并行总线接口模块只能对双口 RAM2模块进行读操作，EtherCAT读写控制(A网)模块只能对双口 RAM2模块进行写操作；
[0039]4、EtherCAT读写控制(A网)模块及EtherCAT读写控制(B网)模块均是由状态机控制读/写数据流程，状态机共有6种状态，包括:①初始化ESC芯片ETllOO 等待启动命令；③等待ETllOO中断信号；④读下载区的EtherCAT数据；⑤发出完成读数据的脉冲信号；⑥写上传区的EtherCAT数据；⑦清除ET1100中断信号。由状态①跳转到状态②的条件是，已经完成ESC芯片ETllOO初始化流程；由状态②跳转到状态③的条件是主控芯片已经向配置信息模块写入了启动命令字；由状态③跳转回状态②的条件是主控芯片撤销了配置信息模块中的启动命令字；由状态③跳转到状态④的条件是检测到ESC芯片ETl 100输出的低电平中断信号；由状态④跳转到状态⑤的条件是已经根据配置信息模块里存储的数据段首地址和数据段长度，从ESC芯片ETllOO中读出所有EtherCAT下载区数据；由状态⑤跳转到状态⑥的条件是已经向中断脉冲合成模块发出已完成读数据的脉冲信号；由状态⑥跳转到状态⑦的条件是已经将所有EtherCAT上传区数据写入ESC芯片ET1100 ；由状态⑦跳转到状态③的条件是已经读了一次ESC芯片ETllOO的0x1000地址，并且ESC芯片ET1100输出的中断信号恢复为高电平；
[0040]5、配置信息模块由FPGA内部的分布式RAM构成，由于每个ESC芯片ET1100允许读/写的数据段总段数最多为7段，每段最多256个字，因此配置信息模块共需要缓存29个字的配置信息，包括=EtherCAT下载区的7个数据段首地址和7个数据段长度，EtherCAT上传区的7个数据段首地址和7个数据段长度，I个主控下发的启动命令字；
[0041]6、中断脉冲合成模块的输入为两个EtherCAT读写控制模块的读数据完成脉冲信号。当检测到两个模块均发出脉冲信号时，中断脉冲合成模块会立即输出一个中断脉冲给主控芯片，通知主控芯片从双口 RAM2模块和双口 RAM4模块中读取最新的EtherCAT网络数据；当只检测到一个模块发出脉冲信号时，中断脉冲合成模块会启动一个计时器，延时一定时间后再输出一个中断脉冲给主控芯片。这里的延时时间可设为两个冗余EtherCAT网络的中断信号之间，实测得出的最大间隔时间；
[0042]7、采用乒乓控制的双口 RAM3模块由FPGA内部的Block RAM构成，由于每个ESC芯片ETllOO能够上传的数据总段数最多为7段，每段最多256个字，因此配置双口 RAM3_0和双口 RAM3_1两部分的容量均为4KB即可。异步并行总线接口模块可对双口 RAM3模块进行读/写操作，但EtherCAT读写控制(B网)模块只能对双口 RAM3模块进行读操作。双口 RAM3模块内部有一个乒乓控制标志位，其功能为:当乒乓控制标志位为O时，异步并行总线接口模块可以对双口 RAM3_0读/写数据，EtherCAT读写控制(B网)模块只能对双口RAM3_1读数据；当乒乓控制标志位为I时，异步并行总线接口模块可以对双口 RAM3_1读/写数据，EtherCAT读写控制(B网)模块只能对双口 RAM3_0读数据；乒乓控制标志位每次都在异步并行总线接口模块写完最后一个数据，同时EtherCAT读写控制(B网)模块读完最后一个数据之后进行翻转；
[0043]8、双口 RAM4模块由FPGA内部的Block RAM构成，由于每个ESC芯片ET1100可下载的数据总段数最多为7段，每段最多256个字，因此配置双口 RAM4模块的容量为4KB即可。异步并行总线接口模块只能对双口 RAM4模块进行读操作，EtherCAT读写控制(B网)模块只能对双口 RAM4模块进行写操作。
[0044]最后应当说明的是:以上实施例仅用以说明本实用新型的技术方案而非对其限制，尽管参照上述实施例对本实用新型进行了详细的说明，所属领域的普通技术人员应当理解:依然可以对本实用新型的【具体实施方式】进行修改或者等同替换，而未脱离本实用新型精神和范围的任何修改或者等同替换，其均应涵盖在本实用新型的权利要求范围当中。
【主权项】
1.一种EtherCAT双网数据读写系统，其特征在于，所述系统包括异步并行总线接口模块、数据缓存区、EtherCAT读写控制模块、配置信息模块和中断脉冲合成模块； 所述数据缓存区包括A网数据缓存区和B网数据缓存区； 所述系统分别与主控芯片和ESC芯片连接； 所述主控芯片DSP支持16位数据总线； 所述ESC芯片为ESC芯片ETl 100，将FPGA分别与主控芯片、ESC芯片ETl 100A网以及ESC芯片ETl 100B网的总线接口相连，地址总线和数据总线均为16位； 所述异步并行总线接口模块、数据缓存区和EtherCAT读写控制模块依次连接； 所述异步并行总线接口模块、配置信息模块和EtherCAT读写控制模块依次连接； 所述异步并行总线接口模块、中断脉冲合成模块和EtherCAT读写控制模块依次连接。
2.如权利要求1所述的一种EtherCAT双网数据读写系统，其特征在于，所述A网数据缓存区包括双口 RAM2模块和采用乒乓控制的双口 RAMl模块；所述双口 RAMl模块包括双口RAM1_0和双口 RAM1_1两部分。
3.如权利要求1所述的一种EtherCAT双网数据读写系统，其特征在于，所述B网数据缓存区包括双口 RAM4模块和采用乒乓控制的双口 RAM3模块；所述双口 RAM3模块包括双口RAM3_0和双口 RAM3_1两部分。
4.如权利要求1所述的一种EtherCAT双网数据读写系统，其特征在于，所述异步并行总线接口模块对外与主控芯片的总线接口相连，对内与双口 RAM模块、配置信息模块以及中断脉冲合成模块相连。
5.如权利要求1所述的一种EtherCAT双网数据读写系统，其特征在于，所述EtherCAT读写控制A网模块对外与ESC芯片ET1100A网的总线接口相连，对内与双口 RAM2模块、采用乒乓控制的双口 RAMl模块、配置信息模块以及中断脉冲合成模块相连。
6.如权利要求1所述的一种EtherCAT双网数据读写系统，其特征在于，所述EtherCAT读写控制B网模块对外与ESC芯片ET1100B网的总线接口相连，对内与双口 RAM4模块、采用乒乓控制的双口 RAM3模块、配置信息模块以及中断脉冲合成模块相连。
【专利摘要】本实用新型涉及一种EtherCAT双网数据读写系统，所述系统包括异步并行总线接口模块、数据缓存区、EtherCAT读写控制模块、配置信息模块和中断脉冲合成模块；所述数据缓存区包括A网数据缓存区和B网数据缓存区；所述系统分别与主控芯片和ESC芯片连接；所述主控芯片DSP支持16位数据总线；所述ESC芯片为ESC芯片ET1100，将FPGA分别与主控芯片、ESC芯片ET1100A网以及ESC芯片ET1100B网的总线接口相连，地址总线和数据总线均为16位。本实用新型增强EtherCAT网络的容错能力，提高通信的可靠性；减少主控芯片在通信方面的开销，提高主控系统整体的实时性。
【IPC分类】G06F15-17
【公开号】CN204302972
【申请号】CN201420721213
【发明人】王翔, 蔡林海
【申请人】国家电网公司, 国网智能电网研究院
【公开日】2015年4月29日
【申请日】2014年11月26日