一种基于pli或vpi的仿真硬件加速器的soc芯片的制作方法
【技术领域】
[0001]本实用新型属于集成电路设计中仿真验证加速器的领域，尤其是涉及一种基于PLI或VPI的仿真硬件加速器的SOC芯片。
【背景技术】
[0002]深亚微米超大规模集成电路的设计中，仿真验证任务既是必不可少的一项工作，同时又因为随着芯片规模几何级数的增长而逐渐成为SOC芯片设计整体项目的瓶颈，进行仿真就需要设计验证工程师根据芯片功能列表为设计项目建立一个测试平台，从而提供可供观测的输出响应，根据这些输出响应信息，工程师便可以判断电路是否满足预期的功能。因为目前SOC芯片功能的复杂性，在保证芯片基本功能正确的测试覆盖率都需要大量迭代的仿真回归测试向量，从而导致验证工程师在针对复杂电路进行仿真时，系统的仿真时间往往需要占据大部分的设计时间。常常会为了仿真电路的某些功能，而不得不等上几天或者几个星期。目前，仿真加速技术是提高仿真效率，减少仿真复杂度和缩短仿真时间的唯一途径。现有的加速器必须基于仿真器软件，现有的仿真器和仿真加速器的硬件都被国外公司垄断。
[0003]Verilog PLI或VPI即Verilog仿真器的编程语言接口，简单来说，PLI或VPI提供一种接口，将用户编写的C或C++程序连接到Verilog仿真器上，实现Verilog仿真器的功能扩展和定制，所以基于PLI或VPI接口可以研发一种用于加速硬件仿真功能的SOC芯片。
【实用新型内容】
[0004]本实用新型要解决的问题是提供一种基于PLI或VPI的仿真硬件加速器的SOC芯片，所述SOC芯片是源于高性能细粒度的并行逻辑处理架构且位于服务器的PCIE扩展槽的仿真硬件加速卡的核心部件，包括:
[0005]用于与所述服务器的PCIE扩展槽对应连接的PCIE接口 ；
[0006]用于加载运行编入程序的主控CPU ；
[0007]用于控制内存并且实现将内存与所述主控CPU进行数据交换的DDR3控制器；由所述主控CPU控制且利用多个计算阵列同时对仿真进行仿真硬件加速器的多个数据进行处理的PE计算阵列。
[0008]进一步，与PLI或VPI接口连接的仿真加速软件通过所述PCIE接口将划分好的大量无相关性或相关性较弱的仿真逻辑计算任务由仿真编译器和所述主控CPU分配到所述SOC芯片内。
[0009]进一步，所述主控CPU位宽为64 bit。
[0010]进一步，所述DDR3控制器的位宽为128 bit。
[0011]进一步，所述PE计算阵列包含4096个计算阵列。
[0012]本实用新型具有的优点和积极效果是:采用上述技术方案，本实用新型源于高性能细粒度并行逻辑处理架构，通过PLI或VPI业界标准协议与软件仿真器通讯，基于深亚微米集成电路工艺的超大规模专用仿真加速处理器芯片，是位于服务器的PCIE扩展槽的仿真硬件加速卡的核心部件，本实用新型通过PCIE接口实现与服务器对应连接，仿真加速软件通过PLI接口获得仿真数据，然后仿真加速软件将仿真数据进行组合逻辑和时序逻辑划分，再进行软硬件划分，本实用新型通过与服务器对应连接的PCIE接口下载导入大部分硬件加速的数据，由主控CPU控制的PE计算阵列利用4096个计算阵列同时对仿真硬件加速器的多个数据进行计算处理，计算过程中，DDR3控制器用于存储计算数据后与主控CPU进行数据交换，计算完毕后再由PCIE接口将计算结果返回到服务器CPU仿真加速软件中，实现了提高仿真效率，减少仿真复杂度，缩短仿真时间的功能。
【附图说明】
[0013]图1是本实用新型的结构示意图。
[0014]图中:
[0015]1、PCIE 接口； 2、主控 CPU; 3、DDR3 控制器；
[0016]4、PE计算阵列。
【具体实施方式】
[0017]下面结合附图对本实用新型的具体实施例做详细说明。
[0018]如图1所示，本实用新型提供一种基于PLI或VPI的仿真硬件加速器的SOC芯片，所述SOC芯片是源于高性能细粒度的并行逻辑处理架构且位于服务器的PCIE扩展槽的仿真硬件加速卡的核心部件，包括:
[0019]用于与所述服务器的PCIE扩展槽对应连接的PCIE接口 I ;
[0020]用于加载运行编入程序的主控CPU2 ；
[0021]用于控制内存并且实现将内存与所述主控CPU2进行数据交换的DDR3控制器3 ;
[0022]由所述主控CPU2控制且利用多个计算阵列同时对仿真进行仿真硬件加速器的多个数据进行处理的PE计算阵列4。
[0023]与PLI或VPI接口连接的仿真加速软件通过所述PCIE接口 I将划分好的大量无相关性或相关性较弱的仿真逻辑计算任务由仿真编译器和所述主控CPU2分配到所述SOC芯片内。
[0024]所述主控CPU2位宽为64 bit。
[0025]所述DDR3控制器3的位宽为128 bit。
[0026]所述PE计算阵列4包含4096个计算阵列。
[0027]本实例的工作过程:本实用新型通过PCIE接口 I与服务器的PCIE扩展槽对应连接，仿真加速软件通过PLI接口获得仿真数据，然后仿真加速软件将仿真数据进行组合逻辑和时序逻辑划分，再进行软硬件划分，本实用新型通过与服务器对应连接的PCIE接口 I下载导入大部分硬件加速的数据，由主控CPU2控制的PE计算阵列4利用4096个计算阵列同时对仿真硬件加速器的多个数据进行计算处理，计算过程中，DDR3控制器3用于存储计算数据后与主控CPU2进行数据交换，计算完毕后再由PCIE接口 I将计算结果返回到服务器CPU仿真加速软件中。
[0028] 以上对本实用新型的一个实施例进行了详细说明，但所述内容仅为本实用新型的较佳实施例，不能被认为用于限定本实用新型的实施范围。凡依本实用新型申请范围所作的均等变化与改进等，均应仍归属于本实用新型的专利涵盖范围之内。
【主权项】
1.一种基于PLI或VPI的仿真硬件加速器的SOC芯片，其特征在于:所述SOC芯片是源于高性能细粒度的并行逻辑处理架构且位于服务器的PCIE扩展槽的仿真硬件加速卡的核心部件，包括: 用于与所述服务器的PCIE扩展槽对应连接的PCIE接口 ； 用于加载运行编入程序的主控CPU ; 用于控制内存并且实现将内存与所述主控CPU进行数据交换的DDR3控制器；由所述主控CPU控制且利用多个计算阵列同时对仿真进行仿真硬件加速器的多个数据进行处理的PE计算阵列。
2.根据权利要求1所述的基于PLI或VPI的仿真硬件加速器的SOC芯片，其特征在于:与PLI或VPI接口连接的仿真加速软件通过所述PCIE接口将划分好的大量无相关性或相关性较弱的仿真逻辑计算任务由仿真编译器和所述主控CPU分配到所述SOC芯片内。
3.根据权利要求1所述的基于PLI或VPI的仿真硬件加速器的SOC芯片，其特征在于:所述主控CPU位宽为64bit。
4.根据权利要求1所述的基于PLI或VPI的仿真硬件加速器的SOC芯片，其特征在于:所述DDR3控制器的位宽为128bit。
5.根据权利要求1所述的基于PLI或VPI的仿真硬件加速器的SOC芯片，其特征在于:所述PE计算阵列包含4096个计算阵列。
【专利摘要】本实用新型提供一种基于PLI或VPI的仿真硬件加速器的SOC芯片，SOC芯片源于高性能细粒度并行逻辑处理架构，基于深亚微米集成电路工艺的超大规模专用仿真加速处理器芯片，该SOC芯片是位于服务器的PCIE扩展槽的仿真硬件加速卡的核心部件，包括：用于与服务器的PCIE扩展槽对应连接的PCIE接口，用于加载运行编入程序的主控CPU，用于控制内存并且实现将内存与主控CPU进行数据交换的DDR3控制器，以及由主控CPU控制且大量分布于片上用于仿真逻辑运算的PE计算阵列，该计算阵列又是由多个PE数据处理单元构成。本实用新型的有益效果是基于PLI或VPI接口，提高仿真效率，减少仿真复杂度，缩短仿真时间。
【IPC分类】G06F11-26
【公开号】CN204423358
【申请号】CN201420864742
【发明人】杨利民
【申请人】天津益华微电子有限公司
【公开日】2015年6月24日
【申请日】2014年12月31日