一种低失配时钟输出电路的制作方法
【技术领域】
[0001]本实用新型涉及芯片领域，尤其是一种低失配时钟输出电路。
【背景技术】
[0002]参见图1，普通的DRAM芯片时钟树信号线布线方法。
[0003]在一般情况下，DRAM芯片的时钟输出电路中的时钟树信号线会严格遵守树状结构布线，使时钟从时钟产生电路到每一个时钟输出模块所经过的路径完全匹配，甚至相同，这样才能使得每一个时钟输出模块输出的时钟之间偏差最小，数据和时钟输出范围才能有更大的裕量，DRAM芯片可以工作在更高的频率下。但是现实情况是，即便时钟产生电路与时钟输出模块之间的时钟树信号线采用树状布线方式，时钟输出模块的输出时钟还是存在失配现象。针对上述的缺陷，本领域技术人员很长一段时间认为时钟树信号线之间树状结构存在问题，才导致的失配现象。但是这种失配现象一致都未得到解决。
[0004]经过大量实验才发现以下情况:
[0005]参见图2，每个时钟输出模块都需要供电模块提供电源才能正常工作，现有的情况电源线会采用图2中方式布置，即时钟输出模块会从最近的电源线连线，为自身提供电源。然而，时钟输出模块会消耗电流I，同时电源线上有寄生电阻R，因此不同位置的时钟输出模块得到的电压值是不同的，例如:时钟输出模块21电压假设为VI，那么时钟输出模块22电压只能达到V1-1*R。时钟输出模块输出的时钟又与自身电压紧密相关，电压较低时时钟会变慢，电压较高时时钟会变快。于是导致每一个时钟输出模块的输出时钟之间产生失配，在高频时会严重影响数据和时钟输出范围，以及DRAM的性能。
【发明内容】
[0006]为了解决现有的时钟输出电路中的时钟输出模块的输出时钟存在失配的技术问题，本实用新型提供一种低失配时钟输出电路。
[0007]本实用新型的技术解决方案:
[0008]—种低失配时钟输出电路，包括时钟产生电路、供电模块、以及多个时钟输出模块，所述时钟产生电路与时钟输出模块之间均通过时钟树信号线连接，所述供电模块与时钟输出模块之间均通过电源线连接，其特殊之处在于:所述钟树信号线采用树状结构布线，所述电源线采用树状结构布线。
[0009]上述供电模块有一个或者多个。
[0010]上述供电模块的分布位置对称于多个时钟输出模块的中心位置。
[0011]本实用新型所具有的优点:
[0012]1、本实用新型的时钟输出电路中电源线采用树状布线方式，消除时钟输出模块之I司电源的失配，提尚系统性能。
[0013]2、本实用新型采用对称的树状布线方式，使得每个时钟输出模块的电源线都会经过同样的路径，流过同样的电流值，同时有同样的寄生电阻，就能得到同样的电源电压，降低时钟输出模块之间的失配。
【附图说明】
[0014]图1是现有时钟线布线示意图；
[0015]图2是现有时钟线与电源线布线示意图；
[0016]图3是本实用新型的电源线布线示意图；
[0017]图4是本实用新型仿真结果比较(上升沿)；
[0018]图5是本实用新型仿真结果比较(下降沿)；
[0019]其中附图标记为:11，12，13……48-时钟输出模块，
具体实施例
[0020]参见图3，本实用新型的低失配时钟输出电路，包括时钟产生电路、供电模块、以及多个时钟输出模块，时钟产生电路与时钟输出模块之间均通过时钟树信号线连接，供电模块与时钟输出模块之间均通过电源线连接，钟树信号线采用树状结构布线，电源线采用树状结构布线。
[0021]供电模块可以有一个或者多个，例如图3所示，供电模块的为两个，分别位于时钟输出模块的两侧。供电模块的数量取决于时钟输出模块的多少，但是需要在物理位置上需要满足对称设置，对称点位于时钟输出模块的中心位置。
[0022]本实用新型对时钟树的电源线采用对称的树状布线方式，使得每个时钟输出模块的电源线都会经过同样的路径，流过同样的电流值，同时有同样的寄生电阻，就能得到同样的电源电压。
[0023]参见图4为本实用新型上升沿仿真结果比较示意图，其中横坐标为时间，纵坐标为电压，左边曲线为本实用新型的仿真结果，右边曲线为现有技术的仿真结果示意，从图中可以看出时钟输出上升沿的失配降低为现有技术的21.5%。
[0024]参见图5为本实用新型下降沿仿真结果比较示意图，其中横坐标为时间，纵坐标为电压，左边曲线为本实用新型的仿真结果，右边曲线为现有技术的仿真结果示意，从图中可以看出时钟输出下降沿的失配降低为现有技术的18%，失配程度大大降低。
【主权项】
1.一种低失配时钟输出电路，包括时钟产生电路、供电模块、以及多个时钟输出模块，所述时钟产生电路与时钟输出模块之间均通过时钟树信号线连接，所述供电模块与时钟输出模块之间均通过电源线连接，其特征在于:所述钟树信号线采用树状结构布线，所述电源线采用树状结构布线。
2.根据权利要求1所述的低失配时钟输出电路，其特征在于:所述供电模块有一个或者多个。
3.根据权利要求1或2所述的低失配时钟输出电路，其特征在于:所述供电模块的分布位置对称于多个时钟输出模块的中心位置。
【专利摘要】本实用新型涉及一种低失配时钟输出电路，包括时钟产生电路、供电模块、以及多个时钟输出模块，时钟产生电路与时钟输出模块之间均通过时钟树信号线连接，供电模块与时钟输出模块之间均通过电源线连接，钟树信号线采用树状结构布线，电源线采用树状结构布线。本实用新型解决了现有的时钟输出电路中的时钟输出模块的输出时钟存在失配的技术问题，本实用新型的时钟输出电路中电源线采用树状布线方式，消除时钟输出模块之间电源的失配，提高系统性能。
【IPC分类】G06F17-50
【公开号】CN204576512
【申请号】CN201520181791
【发明人】梁超
【申请人】西安华芯半导体有限公司
【公开日】2015年8月19日
【申请日】2015年3月27日