基于双口Flash控制器的Nand Flash坏列管理设备的制造方法
【技术领域】
[0001]本实用新型涉及Nand Flash坏列管理设备，特别是涉及一种基于双口 Flash控制器的Nand Flash坏列管理设备。
【背景技术】
[0002]Nand-flash内存是flash内存的一种，其内部采用非线性宏单元模式，为固态大容量内存的实现提供了廉价有效的解决方案。Nand-flash存储器具有容量较大，改写速度快等优点，适用于大量数据的存储，因而在业界得到了越来越广泛的应用，如嵌入式产品中包括数码相机、MP3随身听记忆卡、体积小巧的U盘等。
[0003]Nand Flash的读写操作单位是页，擦除操作则是以块为单位，并且NandFlash的物理单元在写操作时只能由I变为0，所以写过的单元也只能通过擦除的方法来恢复。Nand Flash的列经过一定的擦除和写入操作之后，I或O的状态变得不稳定，存储数据出现错误，这些列就认为已经损坏。虽然大部分基于Flash的存储装置都会带有一定程度的纠错机制，但是错误的范围增加，超过ECC纠错能力时，就不再能够保证数据的正确性，这时候可以认为存储装置的使用寿命到了。但是如果因为小部分物理单元错误，就导致整个Nand Flash报废，显然是很浪费的。所以Nand Flash存储装置包含有一定的坏块管理机制，基本原理是:以Nand Flash的块为单位，将Nand Flash的存储空间划分出一些冗余块，使用过程中发现有存储数据的块损坏时，采用地址映射的方法，从冗余块中选取一块来替换坏块，这样就能保证数据的有效存储，延长存储装置的寿命。这种管理方法虽然延长了存储装置的寿命，但是被认为已经损坏的块，并非所有的列都已经损坏，事实上只是其中某一个页损坏，甚至是某个页中一部分列损坏。因此，该块还有很多页或列是可以使用的，如果可以对存储装置的列操作，将这些好页或列利用起来，等效增加了 NandFlash的使用寿命和容量。目前采用地址映射的方法替换坏块是较常见的坏块管理方法，采用这种方法需要存储坏块地址和冗余地址信息，信息存储量较大。如果能减少存储坏块地址和冗余地址信息，相当于扩大Nand Flash的容量。所以非常有必要采用新的管理方法对Nand Flash进行坏列管理。
【实用新型内容】
[0004]本实用新型的目的在于克服现有技术的不足，提供一种基于双口 Flash控制器的Nand Flash坏列管理设备，能够延长Nand Flash的使用寿命。
[0005]本实用新型的目的是通过以下技术方案来实现的:基于双口 Flash控制器的NandFlash坏列管理设备，包括双口 Flash控制器、伪随机数发生器、数据比较器、坏列控制器和Nand Flash 缓冲器。
[0006]所述双口 Flash控制器设置在FPGA芯片内，双口 Flash控制器连接有多个双口存储器，双口 Flash控制器包括多个通道，多个通道分别与多个双口存储器一一对应连接。
[0007]所述伪随机数发生器的输出分别与数据比较器和双口 Flash控制器的输入连接，双口 Flash控制器的输出与数据比较器的输入连接，数据比较器的输出与坏列控制器的输入连接，双口 Flash控制器分别与坏列控制器和Nand Flash连接进行数据交换，坏列控制器与Nand Flash缓冲器连接进行数据交换。
[0008]所述通道和双口存储器的数量均为两个。
[0009]所述多个通道之间相互独立设置。
[0010]所述FPGA芯片还包括PCI接口，双口存储器设置在PCI接口与双口 Nand Flash控制器之间。
[0011]所述双口存储器的第一端与PCI接口连接，双口存储器的第二端与双口 Flash控制器连接。
[0012]所述伪随机数发生器包括输入电路、CRC校验电路、干扰电路、映射电路、状态缓存器和抽样电路，输入电路的输出端与CRC校验电路的第一输入端连接，CRC校验电路的输出端与映射电路的第一输入端连接，干扰电路的输出端与映射电路的第二输入端连接，映射电路的输出端分别与抽样电路和状态缓存器的输入端连接，状态缓存器的输出端与CRC校验电路的第二输入端连接。
[0013]本实用新型的有益效果是:
[0014](I)本实用新型能够延长Nand Flash的使用寿命，扩大Nand Flash的存储容量；
[0015](2)本实用新型中FPGA芯片内部实现双口存储器，节省硬件资源，对外接口简单，标准的RAM操作接口，可以连接不同的总线接口，具有良好的兼容性；
[0016](3)本实用新型中伪随机数发生器通过在CRC校验电路的基础上增加干扰电路、状态缓存器、映射电路和抽样电路，从而保证了伪随机数发生器能够输出较为可靠的伪随机数。
【附图说明】
[0017]图1为本实用新型基于双口 Flash控制器的Nand Flash坏列管理设备的结构框图；
[0018]图2位本实用新型中伪随机数发生器的结构框图。
【具体实施方式】
[0019]下面结合附图进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。
[0020]如图1所示，基于双口 Flash控制器的Nand Flash坏列管理设备，包括双口 Flash控制器、伪随机数发生器、数据比较器、坏列控制器和Nand Flash缓冲器。
[0021]所述双口 Flash控制器设置在FPGA芯片内，双口 Flash控制器连接有多个双口存储器，双口 Flash控制器包括多个通道，多个通道分别与多个双口存储器一一对应连接。
[0022]所述伪随机数发生器的输出分别与数据比较器和双口 Flash控制器的输入连接，双口 Flash控制器的输出与数据比较器的输入连接，数据比较器的输出与坏列控制器的输入连接，双口 Flash控制器分别与坏列控制器和Nand Flash连接进行数据交换，坏列控制器与Nand Flash缓冲器连接进行数据交换。
[0023]所述双口 Flash控制器用于控制Nand Flash的擦除和读写操作；所述伪随机数发生器用于产生伪随机数，配置相同的随机化种子产生相同的随机数序列；所述数据比较器用于比较从Nand Flash控制器读取的数据序列和伪随机数产生相同的随机数序列；所述坏列控制器用于分析数据比较器输出的结果，并建立坏列信息表，并保存到Nand Flash ;所述Nand Flash数据缓冲器用于缓冲即将写入到Nand Flash的数据或者从Nand Flash中读取的数据。
[0024]所述通道和双口存储器的数量均为两个。
[0025]所述多个通道之间相互独立设置。
[0026]所述FPGA芯片还包括PCI接口，双口存储器设置在PCI接口与双口 Nand Flash控制器之间。
[0027]所述双口存储器的第一端与PCI接口连接，双口存储器的第二端与双口 Flash控制器连接。
[0028]如图2所示，所述伪随机数发生器包括输入电路、CRC校验电路、干扰电路、映射电路、状态缓存器和抽样电路，输入电路的输出端与CRC校验电路的第一输入端连接，CRC校验电路的输出端与映射电路的第一输入端连接，干扰电路的输出端与映射电路的第二输入端连接，映射电路的输出端分别与抽样电路和状态缓存器的输入端连接，状态缓存器的输出端与CRC校验电路的第二输入端连接。
[0029]所述输入电路，其配置为输入待校验数据；所述CRC校验电路，器连接输入电路，并配置为校验所述待校验数据；所述干扰电路，其配置为输入干扰数据；所述映射电路，其连接到干扰电路和CRC校验电路，并配置为映射CRC校验电路的状态而后与干扰数据进行异或逻辑运算；所述状态缓存器，其连接到映射电路和CRC校验电路，并配置为获取所述异或逻辑运算结果后载入所述CRC校验电路；所述抽样电路，其连接到映射电路，并配置为抽取所述异或逻辑运算结果后输出。
[0030]所述CRC校验电路为线性反馈移位寄存器，所述线性反馈移位寄存器包括多个寄存器和多个逻辑运算门，所述逻辑运算门为异或逻辑门；所述映射电路由一个或多个异或逻辑门组成；所述状态缓存器由多个寄存器组成；所述抽样电路为一个寄存器；所述映射电路的时钟频率为所述抽样电路的时钟频率的η倍，且η>1。
【主权项】
1.基于双口Flash控制器的Nand Flash坏列管理设备，其特征在于:包括双口 Flash控制器、伪随机数发生器、数据比较器、坏列控制器和Nand Flash缓冲器； 所述双口 Flash控制器设置在FPGA芯片内，双口 Flash控制器连接有多个双口存储器，双口 Flash控制器包括多个通道，多个通道分别与多个双口存储器一一对应连接； 所述伪随机数发生器的输出分别与数据比较器和双口 Flash控制器的输入连接，双口Flash控制器的输出与数据比较器的输入连接，数据比较器的输出与坏列控制器的输入连接，双口 Flash控制器分别与坏列控制器和Nand Flash连接进行数据交换，坏列控制器与Nand Flash缓冲器连接进行数据交换。2.根据权利要求1所述的基于双口Flash控制器的Nand Flash坏列管理设备，其特征在于:所述通道和双口存储器的数量均为两个。3.根据权利要求1所述的基于双口Flash控制器的Nand Flash坏列管理设备，其特征在于:所述多个通道之间相互独立设置。4.根据权利要求1所述的基于双口Flash控制器的Nand Flash坏列管理设备，其特征在于:所述FPGA芯片还包括PCI接口，双口存储器设置在PCI接口与双口 Nand Flash控制器之间。5.根据权利要求4所述的基于双口Flash控制器的Nand Flash坏列管理设备，其特征在于:所述双口存储器的第一端与PCI接口连接，双口存储器的第二端与双口 Flash控制器连接。6.根据权利要求1所述的基于双口Flash控制器的Nand Flash坏列管理设备，其特征在于:所述伪随机数发生器包括输入电路、CRC校验电路、干扰电路、映射电路、状态缓存器和抽样电路，输入电路的输出端与CRC校验电路的第一输入端连接，CRC校验电路的输出端与映射电路的第一输入端连接，干扰电路的输出端与映射电路的第二输入端连接，映射电路的输出端分别与抽样电路和状态缓存器的输入端连接，状态缓存器的输出端与CRC校验电路的第二输入端连接。
【专利摘要】本实用新型公开了一种基于双口Flash控制器的Nand？Flash坏列管理设备，包括双口Flash控制器、伪随机数发生器、数据比较器、坏列控制器和Nand？Flash缓冲器；所述双口Flash控制器设置在FPGA芯片内，双口Flash控制器连接有多个双口存储器，双口Flash控制器包括多个通道，多个通道分别与多个双口存储器一一对应连接；所述伪随机数发生器的输出分别与数据比较器和双口Flash控制器的输入连接，双口Flash控制器的输出与数据比较器的输入连接，数据比较器的输出与坏列控制器的输入连接，双口Flash控制器分别与坏列控制器和Nand？Flash连接进行数据交换，坏列控制器与Nand？Flash缓冲器连接进行数据交换。本实用新型能够延长Nand？Flash的使用寿命，扩大Nand？Flash的存储容量。
【IPC分类】G06F7/58, G06F12/02
【公开号】CN204945995
【申请号】CN201520761263
【发明人】李永军, 杨松, 杨磊, 邱礼胜, 曾伟军, 李慈航, 唐棋
【申请人】成都嘉泰华力科技有限责任公司
【公开日】2016年1月6日
【申请日】2015年9月29日