用于在集成电路设备中处理数据的电路的制作方法
【技术领域】
[0001 ] 本发明大体涉及集成电路设备，并且具体涉及用于在集成电路设备中处理数据的电路和方法。
【背景技术】
[0002]数据传输是许多集成电路设备以及具有集成电路设备的系统的重要部分。通常通过集成电路设备经由输入/输出端口来传输数据。数据可以不同的格式并根据多种数据通信协议在系统中传输。然而，与时钟信号或数据信号相关联的偏斜可显著地影响数据的传输。
[0003]当把数据锁存在电路内时，需要确保电路的保持时间足够用于捕获正确的数据。确保诸如可编程逻辑设备(PLD)的一些集成电路中的充足的保持时间可具有挑战性。也就是说，跨越不同时钟区域的非理想时钟树布置导致显著的偏斜，从而需要根据用户设计中寄存器的位置来改变信号的延迟。
[0004]用于解决信号的延迟的常规解决方案包括添加缓冲器，例如，其可在查找表(LUT)中实施。然而，附加LUT增大功率和路由成本，其中高度拥塞的设计中的路由成本甚至更高昂。另一个解决方案包括任选延迟元件的实施。然而，任选延迟元件增加附加硅和静态功率成本，即使未使用延迟。
[0005]因此，提供用于处理集成电路中的数据的更有效电路是有益的。
【发明内容】
[0006]描述了一种用于在集成电路设备中处理数据的电路。所述电路包括:选择电路；第一寄存器，其耦合到所述选择电路的第一输出端；第二寄存器，其被实施为锁存器并耦合到所述选择电路的第二输出端；以及信号线，其在所述第一寄存器的所述输出端与所述选择电路的输入端之间耦合。所述选择电路实现所述第一寄存器的输出信号到所述第二寄存器的输入端的親合。
[0007]用于在集成电路设备中处理数据的另一个电路包括多个可配置逻辑元件。每个可配置逻辑元件包括:查找表；选择电路，其耦合到所述查找表的输出端；第一寄存器，其耦合到所述选择电路的第一输出端；以及第二寄存器，其被实施为锁存器并耦合到所述选择电路的第二输出端。所述选择电路实现所述第一寄存器的输出端到所述第二寄存器的输入端的所述耦合。所述电路还包括可编程互连元件，所述可编程互连元件可经配置以将所述多个可配置逻辑元件中的第一可配置逻辑元件的输出端耦合到所述多个可配置逻辑元件中的第二可配置逻辑元件的输入端。
[0008]还描述了在集成电路设备中处理数据的方法。所述方法包括:提供选择电路，所述选择电路具有多个输入端和至少一个输出端；将第一寄存器的输出路由到所述选择电路的输入端；将第二寄存器实施为锁存器；以及将所述选择电路的所述至少一个输出端耦合到所述第二寄存器的输入端。
【附图说明】
[0009]图1为具有可编程资源的集成电路的框图；
[0010]图2为示出图1的可编程资源的一部分的框图；
[0011]图3为示出2的可编程资源的两个可配置逻辑元件的连接的电路图；
[0012]图4为与图3的电路的操作关联的时序图；
[0013]图5为诸如图3的CLE 302和304的可配置逻辑元件的电路图；
[0014]图6为图5的多路复用器502的框图；
[0015]图7为具有可实施图1至图6电路中的任一个的可编程资源的设备的框图；
[0016]图8为图7的设备的可配置逻辑元件的框图；
[0017]图9为具有可控制延迟的互连电路的框图，所述可控制延迟可耦合到图8的设备的可配置逻辑元件的输入；
[0018]图10为用于对具有可编程资源的设备进行编程的系统的框图；
[0019]图11为示出在集成电路设备中处理数据的方法的流程图；以及
[0020]图12为示出在集成电路设备中处理数据的方法的另一个流程图。
[0021 ]考虑到以下详细描述和权利要求，将认识到其它特征。
【具体实施方式】
[0022]尽管本说明书包括定义被视为新颖的本发明的一或多个具体实施的特征的权利要求，但相信结合附图考虑说明书，将更好地理解电路和方法。尽管公开了各种电路和方法，应当理解所述电路和方法仅仅为创造性布置的示例，这些示例可以不同的形式实施。因此，在本说明书内公开的具体结构和功能细节不应理解为限制性，而仅仅作为用于权利要求的基础并且作为用来教导本领域技术人员以实际上任何适合的具体结构来不同地采用本发明的表示基础。进一步地，本文所使用的术语和短语并非旨在限制，而是提供电路和方法的可理解描述。
[0023]下面阐述的电路和方法提供用于处理数据的改善的电路，并且可被实施为集成电路的可重复电路块，所述可重复电路选择性地通过可编程互连元件连接。所述电路还可以是可编程的以实现不同的操作，诸如用于将数据注册为锁存器或触发器的常规操作、或者操作如锁定锁存器解除集成电路的两个寄存器之间的保持约束。更具体地，所述电路可被实施为集成电路的可配置逻辑元件(CLE)的增强，以实现低成本的锁定锁存器实施。尽管可在任何类型的集成电路中实施所述电路和方法，但增强的可配置逻辑元件的使用可找到在诸如现场可编程门阵列(FPGA)的可编程逻辑设备(PLD)中的特定应用，如下面更详细地描述。
[0024]根据下面所描述的各种实施，提供了一种不具有附加路由成本的低功率解决方案，其用于解除从第一寄存器到第二寄存器的保持约束。也就是说，通过锁存所述第一寄存器的所述输出端解除所述保持约束，诸如在负电平触发的锁存器上。这种布置实现从所述第一寄存器到所述锁存器的最小保持用延迟约束，这是因为其位于与耦合到所述第一寄存器的所述时钟相同的时钟沿上。可使用反相器来实施负沿触发的锁存器，其中时钟信号可耦合到锁存器，或者由反相器生成的反相时钟信号可以选择性地耦合到锁存器的时钟输入。
[0025]可在具有可配置资源诸如可配置逻辑元件的电路中实施用于在集成电路设备中处理数据的电路，所述可配置资源可以在图案中实施并且通过可编程互连元件进行连接。所述电路:可包括选择电路；第一寄存器，其耦合到所述选择电路的第一输出端；第二寄存器，其被实施为锁存器且耦合到所述选择电路的第二输出端，以及信号线，其在所述第一寄存器的所述输出端和所述选择电路的输入端之间耦合；其中所述选择电路实现所述第一寄存器的输出信号到所述第二寄存器的输入端的所述耦合。所述选择电路可用于实现所述第二寄存器的输出端到所述第一寄存器的输入端的耦合。所述电路可进一步包括经耦合以接收时钟信号的第一反相器，其中所述时钟信号耦合到所述第一寄存器的输入端并且所述第一反相器的输出親合到所述第二寄存器的时钟输入端。
[0026]首先转向图1，其为具有可编程资源的集成电路设备100的框图。具体地，输入/输出(I/O)端口 102耦合到控制电路104，所述控制电路104控制具有配置存储器108的可编程资源106。可通过配置控制器110将下面参考图7至图10更详细描述的配置数据提供到所述配置存储器108。所述可编程资源还包括可配置逻辑元件(CLE)109。单独的存储器112，例如，其可为非易失性存储器，可耦合到所述控制电路104和所述可编程资源106。另一个电路114可耦合到所述控制电路104和所述存储器112，并且可通过I/O端口 116传输在所述集成电路设备之外的信号。其它I/O端口可耦合到所述集成电路设备的电路，诸如耦合到所述控制电路104的I/O端口 118，如图所示。被实施为锁定锁存器的电路布置可在所述可编程资源106中实施，诸如在一或多个CLE 109中。也就是说，实施锁定锁存器所需的寄存器和锁存器可在单个CLE中实施，以便当将数据从CLE路由到另一个CLE时提供改善的时序，如下面更详细地描述。
[0027]现转向图2，框图示出图1的可编程资源106的一部分，并且更具体地示出可选择性地使用可编程互连元件耦合的多个CLE。图2的所述可编程资源包括可布置在列202中的CLE 109，如图所示。将参考图5和图8更详细地示出并描述CLE的示例。还提供了实现时钟信号到所述各种CLE的路由的时钟元件。例如，所述时钟元件可包括时钟树，所述时钟树具有时钟列206和具有多个水平时钟(HCLK)路由块210的水平时钟行208。还示出了第二水平时钟行212。时钟元件实现了通过CLE的寄存器对数据进行锁存。示出了用于在两个CLE之间路由时钟信号的数据路径214。如下面进一步详细描述的，通过各种路径诸如路径214对电路进行路由，以满足适当的时序要求。如果未满足所述时序要求或者为了在某些CLE之间提供最优路径，则可对电路进行重新路由。
[0028]现转向图3，电路图示出可编程资源的两个可配置逻辑元件(诸如可编程资源106的CLE 109)的连接。具体地