一种多通道数据同步采集系统的制作方法
【技术领域】
[0001]本实用新型属于信号采集领域，具体涉及一种多通道数据同步采集系统。
【背景技术】
[0002]单板多通道信号同步采集系统在许多场合都有着广泛应用。例如:在雷达系统中，试验数据的获取有着非常重要的意义，通常，一套雷达系统从设计到定型，中间需要进行大量的试验，为了分析系统设计的合理性、检验算法的有效性、测量性能指标等，需要一套高速实时数据采集系统对雷达回波信号进行采集和存储，为此需要配备一个具有多通道同步数据采集能力的采集系统。
[0003]目前用于采集雷达信号的最典型的一款采集卡是基于PCIExpress总线通用化的采集卡，其最大支持四通道同步采样，在采集通道多的情况下，需要增加触发信号同步板来扩展通道，大大增加整个系统的体积，提高系统的硬件成本；同时，现有的采集卡中板卡采样来的数据直接上传到主机，主机的处理量大，运行速度慢。
【发明内容】
[0004]为解决上述技术问题，本实用新型提供了一种多通道数据同步采集系统，该系统基于PCIE架构，实现了单板卡八通道、系统三十二通道信号的同步采集，并将采集后的数据经脉冲压缩处理后再通过高速并行总线进行上传，提高系统运行速度。
[0005]为达到上述目的，本实用新型的技术方案如下:一种多通道数据同步采集系统，其特征在于:包括第一信号采集板、第二信号采集板、第三信号采集板、CPU、时钟同步板，所述第一信号采集板、第二信号采集板、第三信号采集板三者的采样输入端外接模拟信号，三者的采样输出端连接CPU，所述时钟同步板的时钟输入端外接时钟信号，所述时钟同步板设有三组触发信号输出端，分别与第一信号采集板、第二信号采集板、第三信号采集板的时钟输入端连接。
[0006]本实用新型一个较佳实施例中，进一步包括所述时钟同步板包括时钟同步单元、和同步定时单元，所述时钟同步单元设有三组触发信号输出，触发信号输出后经所述同步定时单元相位同步、幅度一致后输出。
[0007]本实用新型一个较佳实施例中，进一步包括所述第一信号采集板包括第一 A/D转换单元、第二 A/D转换单元、第三A/D转换单元、第四A/D转换单元、FPGA、初始化单元，所述第一 A/D转换单元、第二 A/D转换单元、第三A/D转换单元、第四A/D转换单元四者的采样输入端均外接两路模拟信号，四者的采样输出端通过接口电路连接FPGA，所述初始化单元设有四路信号输出，分别与第一 A/D转换单元、第二 A/D转换单元、第三A/D转换单元、第四A/D转换单元的初始化输入端连接，所述FPGA连接CPU。
[0008]本实用新型一个较佳实施例中，进一步包括所述第二信号采集板和第三信号采集板的内部结构与第一信号采集板的内部结构相同。
[0009]本实用新型一个较佳实施例中，进一步包括所述FPGA包括逻辑处理单元、缓存器和控制器，逻辑处理单元的输入端连接所述接口电路，其输出端连接缓存器和控制器，所述缓存器的输出端连接控制器，所述控制器的输出端连接CPU。
[0010]本实用新型一个较佳实施例中，进一步包括所述CPU包括并行工作的第一 CPU和第二 CPU，分别与所述第一 CPU和第二 CPU连接的设有第一存储器和第二存储器，与第一存储器和第二存储器连接的设有磁盘阵列。
[0011]本实用新型的有益效果是:①实现了单板8通道、系统三十二通道信号的同步采集;
[0012]②实现多通道信号同步采集过程中能够减少采集板的数量，缩小整个系统的体积，压缩硬件成本；
[0013]③采集后的数据经脉冲压缩处理后再通过高速并行总线进行上传，提高系统运行速度；
[0014]④数据不间断传输，提升系统数据传输速率。
【附图说明】
[0015]为了更清楚地说明本实用新型实施例技术中的技术方案，下面将对实施例技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1是本实用新型优选实施例的结构框图；
[0017]图2是本实用新型优选实施例的信号采集板的结构框图。
【具体实施方式】
[0018]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0019]实施例
[0020]如图1、2所示，本实施例中公开了一种多通道数据同步采集系统，包括第一信号采集板、第二信号采集板、第三信号采集板、CPU、时钟同步板，所述第一信号采集板、第二信号采集板、第三信号采集板三者的采样输入端外接模拟信号，三者的采样输出端连接CPU，所述时钟同步板的时钟输入端外接时钟信号，所述时钟同步板设有三组触发信号输出端，分别与第一信号采集板、第二信号采集板、第三信号采集板的时钟输入端连接。
[0021 ] 其中，所述时钟同步板包括时钟同步单元、和同步定时单元，所述时钟同步单元设有三组触发信号输出，触发信号输出后经所述同步定时单元相位同步、幅度一致后输出。
[0022]其中，第一信号采集板、第二信号采集板、第三信号采集板三者的内部结构相同，其内部结构具体结构为:包括第一 A/D转换单元、第二 A/D转换单元、第三A/D转换单元、第四A/D转换单元、FPGA、初始化单元，所述第一 A/D转换单元、第二 A/D转换单元、第三A/D转换单元、第四A/D转换单元四者的采样输入端均外接两路模拟信号，四者的采样输出端通过接口电路连接FPGA，所述初始化单元设有四路信号输出，分别与第一 A/D转换单元、第二 A/D转换单元、第三A/D转