一种高速并口运动控制接口模块的制作方法
【技术领域】
[0001 ]本专利涉及一种运动控制接口模块，具体涉及一种高速并口运动控制接口模块。
【背景技术】
[0002]随着在运动控制系统中大量外设的增加，要求运动控制系统能双向地连接多种外设，对高速外设还要求高速数据传输。如果用RS232串口通信显然不能满足要求，若用USB接口虽然能满足要求，但其固件和驱动程序的编程都比较复杂，而且将USB接口用于中低速系统中显得有些浪费。
[0003]运动控制系统一般基于计算机，而计算机并口传统的传输模式为标准并口(SPP)，数据传输方向一般是从计算机到外围设备，只能输出数据，不能输入数据，这也限制了并行口高速数据通信的应用。
【实用新型内容】
[0004]针对现有技术的不足，本实用新型的目的旨在于提供一种高速并口运动控制接口模块，可实现数据向不同的设备传输，并可大大地提高运动控制系统与外设的通信速度和稳定性。
[0005]为实现上述目的，本实用新型采用如下技术方案:
[0006]一种高速并口运动控制接口模块，包括与PC机连接的PC机EPP接口、与PC机EPP接口连接的EPP通信模块、与EPP通信模块连接的FPGA主芯片、与FPGA主芯片连接的高速光耦电路、与高速光耦电路连接的差分信号电路以及与差分信号电路连接的伺服接口；所述的EPP通信模块与FPGA主芯片通过接口数据总线连接。
[0007]所述的高速并口运动控制接口模块还包括与FPGA主芯片连接的FPGA配置电路、与FPGA主芯片连接的锁相环电源电路、与FPGA主芯片连接的电源电路、与FPGA主芯片连接的系统时钟电路、与FPGA主芯片连接的EEPROM存储电路以及与FPGA主芯片连接的D/A转换电路。
[0008]所述的高速并口运动控制接口模块还包括与FAGA主芯片连接的低速光耦电路和与低速光耦电路连接的1端口。
[0009]相比现有技术，本实用新型的有益效果在于:其通过采用PC机EPP接口、EPP通信模块、FPGA主芯片、高速光耦电路、差分信号电路以及伺服接口的结合设计，可实现数据向不同的设备传输，并可大大地提高运动控制系统与外设的通信速度和稳定性。
【附图说明】
[0010]图1是本实用新型的一种高速并口运动控制接口模块的驱动接口板框图。
【具体实施方式】
[0011 ]下面，结合附图以及【具体实施方式】，对本实用新型做进一步描述:
[0012]如图1所示，为本实用新型的一种高速并口运动控制接口模块，包括与PC机连接的PC机EPP接口、与PC机EPP接口连接的EPP通信模块、与EPP通信模块连接的FPGA主芯片、与FPGA主芯片连接的高速光耦电路、与高速光耦电路连接的差分信号电路以及与差分信号电路连接的伺服接口 ；所述的EPP通信模块与FPGA主芯片通过接口数据总线连接。
[0013]在此运作过程中，首先对计算机发送一条简单的信号，此信号通过PC机EPP接口进入EPP通信模块;然后，EPP通信模块中的接口数据总线通过综合使用nAstrb和nDstrb两条控制线可以快速的向FPGA主芯片传输数据;数据通过FPGA主芯片的处理后进入高速光耦电路，所述的高速光耦电路对电磁干扰进行隔离，然后将数据在差分信号电路中转换成差分信号，差分信号输出到伺服接口，最后传递给机械臂，从而实现机械臂运作。同时，也可以通过接口数据总线将数据从FPGA主芯片传输给EPP通信模块，然后通过PC机EPP接口将信号传输给PC机。因此，在本实用新型的高速并口运动控制接口模块中，所述的EPP通信模块可以快速的实现数据向不同的设备传输，并可大大地提高运动控制系统与外设的通信速度和稳定性。
[0014]所述的高速并口运动控制接口模块还包括与FPGA主芯片连接的FPGA配置电路、与FPGA主芯片连接的锁相环电源电路、与FPGA主芯片连接的电源电路、与FPGA主芯片连接的系统时钟电路、与FPGA主芯片连接的EEPROM存储电路以及与FPGA主芯片连接的D/A转换电路。
[0015]所述的FPGA配置电路设有串行配置芯片，所述的FPGA主芯片主动输出控制和同步信号给FPGA主芯片的串行配置芯片，串行配置芯片收到信号后，把配置数据发给FPGA主芯片，完成配置过程。
[0016]所述的锁相环电源电路是用于对FPGA主芯片接收到的信号频率进行处理的一种电路模块。
[0017]所述的电源电路用于给FPGA主芯片的内核和外部接口供电。
[0018]所述的系统时钟电路用于给FPGA主芯片提供外部时钟信号。
[0019]所述的EEPROM存储电路用于保存系统中一些重要的数据，例如板号、密码等。
[0020]所述的D/A转换电路用于将系统中的数字信号转换成模拟信号。
[0021 ]所述的高速并口运动控制接口模块还包括与FAGA主芯片连接的低速光耦电路和与低速光耦电路连接的1端口。
[0022]所述的低速光耦电路用于对1端口的电磁干扰进行隔离。
[0023]所述的1端口用于输入输出信号。
[0024]对本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本实用新型权利要求的保护范围之内。
【主权项】
1.一种高速并口运动控制接口模块，其特征在于:包括与PC机连接的PC机EPP接口、与PC机EPP接口连接的EPP通信模块、与EPP通信模块连接的FPGA主芯片、与FPGA主芯片连接的高速光耦电路、与高速光耦电路连接的差分信号电路以及与差分信号电路连接的伺服接口 ；所述的EPP通信模块与FPGA主芯片通过接口数据总线连接。2.如权利要求1所述的高速并口运动控制接口模块，其特征在于:还包括与FPGA主芯片连接的FPGA配置电路、与FPGA主芯片连接的锁相环电源电路、与FPGA主芯片连接的电源电路、与FPGA主芯片连接的系统时钟电路、与FPGA主芯片连接的EEPROM存储电路以及与FPGA主芯片连接的D/A转换电路。3.如权利要求1所述的高速并口运动控制接口模块，其特征在于:还包括与FAGA主芯片连接的低速光耦电路，所述的低速光耦电路连接有1端口。
【专利摘要】一种高速并口运动控制接口模块,包括与PC机连接的PC机EPP接口、与PC机EPP接口连接的EPP通信模块、与EPP通信模块连接的FPGA主芯片、与FPGA主芯片连接的高速光耦电路、与高速光耦电路连接的差分信号电路以及与差分信号电路连接的伺服接口；所述的EPP通信模块与FPGA主芯片通过接口数据总线连接。其通过采用PC机EPP接口、EPP通信模块、FPGA主芯片、高速光耦电路、差分信号电路以及伺服接口的结合设计，可实现数据向不同的设备传输，并可大大地提高运动控制系统与外设的通信速度和稳定性。
【IPC分类】G06F13/20
【公开号】CN205354009
【申请号】CN201620013280
【发明人】刘少君, 谢志文, 刘哲, 兰里
【申请人】广州市锲致智能技术有限公司
【公开日】2016年6月29日
【申请日】2016年1月1日