一种数据存储系统的制作方法
【专利摘要】本实用新型提供了一种数据存储系统,包括:充电接口、锂电池、电源管理电路、主控芯片、N个FSMC接口外围电路、SDIO接口外围电路、N个电源开关、eMMC电源开关,FSMC接口外围电路至少包括N个NAND FLASH,SDIO接口外围电路至少包括一个eMMC。在本实用新型中,同时采用NAND FLASH和eMMC,提高了系统的存储容量,以及在检测到电源管理电路由锂电池供电时,优先将数据存储到功耗较低的NAND FLASH中,在检测到电源管理电路由充电接口供电时才将NAND FLASH中的数据转存到功耗较高的eMMC中,降低了数据存储系统整体的功耗,从而实现了数据存储系统的大容量和低功耗的兼得。
【专利说明】
一种数据存储系统
技术领域
[0001 ]本申请涉及数据存储领域,特别涉及一种数据存储系统。
【背景技术】
[0002] 目前,数据存储系统中,使用的芯片主要有FRAM(ferromagnetic random access memory,铁电存储器)、FLASH(Flash Memory,闪存)、eMMC(Embedded Multi Media Card)、 PATA(Parallel ATA)和SATA(Serial ATA)〇
[0003] 但是,在数据存储系统中,若使用?1^1^1^11、611(:、?4了4和34了4中的某一种芯片, 大容量和低功耗不可兼得。 【实用新型内容】
[0004] 为解决上述技术问题,本申请实施例提供一种数据存储系统,以达到数据存储系 统的大容量和低功耗兼得的目的,技术方案如下:
[0005] -种数据存储系统,包括:充电接口、锂电池、电源管理电路、主控芯片、N个可变静 态存储控制器FSMC接口外围电路、安全数字输入输出卡SDI0接口外围电路、eMMC电源开关 和N个电源开关,所述FSMC接口外围电路至少包括N个NAND FLASH,所述SDI0接口外围电路 至少包括一个eMMC,所述N为大于1的整数;
[0006] 所述充电接口与所述电源管理电路的第一输入端相连,所述锂电池与所述电源管 理电路的第二输入端相连,所述电源管理电路的输出端与所述主控芯片相连;
[0007] 所述主控芯片的FSMC接口分别连接N个所述FSMC接口外围电路,各个FSMC接口外 围电路各自连接一个所述电源开关,各个电源开关的第一输入端各自与所述主控芯片的通 用输入/输出GPI0接口相连,各个电源开关的第二输入端各自与所述电源管理电路的输出 端相连;
[0008] 所述SDI0接口外围电路和所述主控芯片的SDI0接口相连,所述eMMC电源开关分别 与所述主控芯片的GPI0接口、所述电源管理电路的输出端和所述SDI0接口外围电路相连。
[0009] 优选的,所述N个FSMC接口外围电路中的任意一个FSMC接口外围电路还包括:第一 电阻R84、第二电阻R85、第三电阻R87、第四电阻R88、第五电阻R89、第一电容C56、第二电容 C57、第三电容C58、第四电容C59、第五电容C60和第六电容C61;
[0010] 第三电阻R87的第一端与相应的NAND FLASH的第一中断引脚R/B#和第二中断引脚 R/B2#相连,第三电阻R87的第二端与所述主控芯片的FSMC接口相连;
[0011] 第四电阻R88的第一端与相应的电源开关的输出端VCC_D3V3_NANDFLASH相连,第 四电阻R88的第二端与第三电阻R87的第二端相连;
[0012] 第一电阻R84的第一端与相应的电源开关的输出端VCC_D3V3_NANDFLASH相连,第 一电阻R84的第二端与相应的NAND FLASH的第二片选引脚CE2#相连;
[0013] 第二电阻R85的第一端与相应的电源开关的输出端VCC_D3V3_NANDFLASH相连,第 二电阻R85的第二端与相应的NAND FLASH的第一片选引脚CE#相连;
[0014] 第五电阻R89的第一端与相应的NAND FLASH的写保护引脚WP#相连,第五电阻R89 的第二端接地,第六电容C61的第一端与第五电阻R89的第一端相连,第六电容C61的第二端 接地;
[0015] 第二电容C57的第一端分别与相应的电源开关的输出端VCC_D3V3_NANDFLASH和相 应的NAND FLASH的第一电源引脚VCC_0相连,第二电容C57的第二端与相应的NAND FLASH的 第二电源引脚VSS_0相连并接地;
[0016] 第一电容C56的第一端与相应的NAND FLASH的第八电源引脚VSS_3相连并接地,第 一电容C56的第二端与相应的NAND FLASH的第五电源引脚VCC_2相连;
[0017] 第三电容C58的第一端分别与相应的NAND FLASH的第七电源引脚VCC和第四电容 C59的第一端相连,第三电容C58的第二端与相应的NAND FLASH的第六电源引脚VSS_2相连 并接地;
[0018] 第四电容C59的第二端接地,第四电容C59的第一端分别与相应的NAND FLASH的第 五电源引脚VCC_2和相应的电源开关的输出端VCC_D3V3_NANDFLASH相连;
[0019] 第五电容C60的第一端分别与相应的NAND FLASH的第三电源引脚VCCj和第一电 容C56的第二端相连,第五电容C60的第二端与相应的NAND FLASH的第四电源引脚VSSj相 连并接地。
[0020]优选的,所述N个电源开关中的任意一个电源开关包括:第六电阻R20、第七电阻 R21 和第一MOSFET U5;
[0021 ]第七电阻R21的第一端作为电源开关的第一输入端,与所述主控芯片的GPI0接口 相连,第七电阻R21的第二端分别与第六电阻R20的第一端和第一MOSFET U5的栅极相连,第 六电阻R20的第二端与电源管理电路的输出端VCC_D3V3相连,第一MOSFET U5的源极与第六 电阻R20的第二端相连,第一MOSFET U5的漏极作为电源开关的输出端VCC_D3V3_ NANDFLASH〇
[0022] 优选的,所述eMMC电源开关包括:第八电阻R44、第九电阻R45和第二MOSFET U13;
[0023]第九电阻R45的第一端与所述主控芯片的GPI0接口相连,第九电阻R45的第二端分 别与第八电阻R44的第一端和第二MOSFET U13的栅极相连,第八电阻R44的第二端分别与第 二MOSFET U13的源极和电源管理电路的输出端VCC_D3V3相连;
[0024] 第二MOSFET U13的漏极作为eMMC电源开关的输出端VCC_D3V3_eMMC,与所述eMMC 相连。
[0025] 优选的,所述SDI0接口外围电路还包括:第一上拉电阻R82、第二上拉电阻R81、第 三上拉电阻R80、第四上拉电阻R79、第五上拉电阻R78、第六上拉电阻R77、第七上拉电阻 R76、第八上拉电阻R75、第九上拉电阻R74、第十上拉电阻R73、第七电容C50、第八电容C51、 第九电容C52、第十电容C53、第^-一电容C54和第十二电容C55;
[0026] 第一上拉电阻R82的第一端与eMMC的第一数据引脚DAT0相连,第二上拉电阻R81的 第一端与所述eMMC的第二数据引脚DAT1相连,第三上拉电阻R80的第一端与所述eMMC的第 三数据引脚DAT2相连,第四上拉电阻R79的第一端与所述eMMC的第四数据引脚DAT3相连,第 五上拉电阻R78的第一端与所述eMMC的第五数据引脚DAT4相连,第六上拉电阻R77的第一端 与所述eMMC的第六数据引脚DAT5相连,第七上拉电阻R76的第一端与所述eMMC的第七数据 引脚DAT6相连,第八上拉电阻R75的第一端与所述eMMC的第八数据引脚DAT7相连,第九上拉 电阻R74的第一端与所述eMMC的命令引脚CMD相连,第十上拉电阻R73的第一端与所述eMMC 的复位引脚RST_N相连;
[0027] 第一上拉电阻R82的第二端、第二上拉电阻R81的第二端、第三上拉电阻R80的第二 端、第四上拉电阻R79的第二端、第五上拉电阻R78的第二端、第六上拉电阻R77的第二端、第 七上拉电阻R76的第二端、第八上拉电阻R75的第二端、第九上拉电阻R74的第二端和第十上 拉电阻R73的第二端均与所述eMMC电源开关的输出端VCC_D3V3_eMMC相连;
[0028] 第七电容C50的第一端分别与所述eMMC的第一电源引脚VCC1、第二电源引脚VCC2、 第三电源引脚VCC3和第四电源引脚VCC4相连,第七电容C50的第二端接地;
[0029] 第八电容C51的第一端分别与第七电容C50的第一端和所述eMMC电源开关的输出 端VCC_D3V3_e^C相连,第八电容C51的第二端分别与所述e丽C的第^^一电源引脚VSS1、第 十二电源引脚VSS2、第十三电源引脚VSS3和第十四电源引脚VSS4相连;
[0030] 第九电容C52的第一端分别与所述eMMC的第五电源引脚VCCQ1、第六电源引脚 VCCQ2、第七电源引脚VCCQ3、第八电源引脚VCCQ4和第九电源引脚VCCQ5相连,第九电容C52 的第二端接地;
[0031] 第十电容C53的第一端分别与第九电容C52的第一端和所述eMMC电源开关的输出 端VCC_D3V3_eMMC相连,第十电容C53的第二端分别与所述eMMC的第十五电源引脚VSSQ1、第 十六电源引脚VSSQ2、第十七电源引脚VSSQ3、第十八电源引脚VSSQ4和第十九电源引脚 VSSQ5相连;
[0032] 第^^一电容C54的第一端与所述eMMC的第十电源引脚VDD頂相连,第^^一电容C54 的第二端分别与所述e丽C的第十五电源引脚VSSQ1、第十六电源引脚VSSQ2、第十七电源引 脚VSSQ3、第十八电源引脚VSSQ4和第十九电源引脚VSSQ5相连,第十二电容C55的第一端与 第十一电容C54的第一端相连,第十二电容C55的第二端与第^^一电容C54的第二端相连。 [0033] 优选的,所述电源管理电路包括:第十电阻R14、第十一电阻R15、第十二电阻R107、 第十三电阻R108、第十三电容C31、第十四电容C32、第十五电容C33、第十六电容C34、第十七 电容C114、二极管D105、电感线圈L3和电源管理芯片U9;
[0034]二极管D105的阳极作为所述电源管理电路的第一输入端,与所述充电接口相连, 二极管D105的阴极分别与电源管理芯片U9的第一引脚RUN、第六引脚VIN和第七引脚SYNC相 连,第十二电阻R107的第一端作为所述电源管理电路的第二输入端,分别与所述锂电池和 二极管D105的阴极相连,第十二电阻R107的第二端与第十三电阻R108的第一端相连,第十 三电阻R108的第二端接地;
[0035] 第十七电容C114的第一端与第十二电阻R107的第一端相连,第十七电容C114的第 二端接地;
[0036]第十四电容C32的第一端与二极管D105的阴极相连,第十四电容C32的第二端接 地;
[0037] 电源管理芯片U9的第二引脚ITH与第十五电容C33的第一端相连,第十五电容C33 的第二端接地;
[0038]电源管理芯片U9的第五引脚SW与电感线圈L3的第一端相连,电感线圈L3的第二端 分别与第十三电容C31的第一端、第十电阻R14的第一端和第十六电容C34的第一端相连; [0039] 第十三电容C31的第二端与电源管理芯片U9的第三引脚VFB相连,第十电阻R14的 第二端与第十一电阻R15的第一端相连,第十一电阻R15的第二端接地;
[0040]第十六电容C34的第一端作为电源管理电路的输出端VCC_D3V3,第十六电容C34的 第二端接地。
[0041 ] 优选的,所述N等于8。
[0042] 优选的,还包括:三八译码器U4、第十四电阻R19和第十八电容C21;
[0043] 第十四电阻R19的第一端与三八译码器U4的第六引脚E3相连,第十四电阻R19的第 二端分别与三八译码器U4的第十六引脚VCC和第十八电容C21的第一端相连;
[0044]第十八电容C21的第一端与所述电源管理电路的输出端VCC_D3V3相连,第十八电 容C21的第二端接地;
[0045] 三八译码器U4的第一引脚A0、第二引脚A1、第三引脚A2、第四引脚亙和第五引脚 £2均与所述主控芯片的GPI0接口相连,三八译码器U4的第八引脚GND接地;
[0046] 三八译码器U4的第七引脚歹7与电源开关K8的第一输入端相连,三八译码器U4的第 十五引脚歹〇与电源开关K1的第一输入端相连,三八译码器U4的第十四引脚n与电源开关 K2的第一输入端相连,三八译码器U4的第十三引脚歹2与电源开关K3的第一输入端相连,三 八译码器U4的第十二引脚歹3与电源开关K4的第一输入端相连,三八译码器U4的第十一引脚 .F4与电源开关K5的第一输入端相连,三八译码器U4的第十引脚与电源开关K6的第一输 入端相连,三八译码器U4的第九引脚f 6与电源开关K7的第一输入端相连。
[0047] 优选的,所述主控芯片为型号为STM32F207IE的芯片。
[0048] 优选的,任意一个NAND FLASH为型号为MT29F16G08AJADAWP的NAND FLASH;
[0049] 所述eMMC为型号为MTFC16GJDEC-4M IT的eMMC。
[0050] 与现有技术相比,本申请的有益效果为:
[0051 ] 在本申请中,由于NAND FLASH的功耗要比eMMC小将近一半,因此主控芯片在检测 到所述电源管理电路由所述锂电池供电,且N片所述NAND FLASH的存储空间未存满数据时, 通过所述主控芯片的GPI0接口控制相应的电源开关接通,使相应的NAND FLASH电源接通, 而保持eMMC电源处于关闭状态,优先将数据存储到NAND FLASH中,以达到降低功耗的目的。 [0052]主控芯片在检测到电源管理电路由充电接口供电,且未接收到数据读写任务时, 通过所述主控芯片的GPI0接口控制相应的电源开关接通,并通过所述主控芯片的GPI0接口 控制所述eMMC电源开关接通,从而接通相应的NAND FLASH的电源和e丽C的电源,并将NAND FLASH的数据转存到eMMC中,以便在再次检测到所述电源管理电路由所述锂电池供电时,数 据存储系统继续选用功耗更低的NAND FLASH作为存储介质。
[0053]由于同时采用NAND FLASH和eMMC,因此提高了系统的存储容量,以及在检测到所 述电源管理电路由所述锂电池供电时,优先将数据存储到功耗较低的NAND FLASH中,在检 测到电源管理电路由充电接口供电时才将NAND FLASH中的数据转存到功耗较高的eMMC中, 降低了数据存储系统整体的功耗,从而实现了数据存储系统的大容量和低功耗的兼得。
【附图说明】
[0054]为了更清楚地说明本申请实施例中的技术方案,下面将对实施例描述中所需要使 用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于 本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其 他的附图。
[0055]图1是本实用新型提供的数据存储系统的一种逻辑结构示意图;
[0056]图2是本实用新型提供的FSMC接口外围电路的一种电气原理示意图;
[0057]图3是本实用新型提供的电源开关的一种电气原理示意图;
[0058]图4是本实用新型提供的eMMC电源开关的一种电气原理不意图;
[0059]图5是本实用新型提供的SDI0接口外围电路的一种电气原理示意图;
[0060]图6是本实用新型提供的电源管理电路的一种电气原理示意图;
[0061]图7是本实用新型提供的GPI0接口外围电路的一种电气原理示意图。
【具体实施方式】
[0062]下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完 整地描述,显然,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。基于 本申请中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例,都属于本申请保护的范围。
[0063] 实施例一
[0064] 请参见图1,其示出了本实用新型提供的数据存储系统的一种逻辑结构示意图,数 据存储系统包括:充电接口、锂电池、电源管理电路、主控芯片、N个FSMC(Flexible Static Memory Controller,可变静态存储控制器)接口外围电路、SDI0(Secure Digital Input and Output Card,安全数字输入输出卡)接口外围电路、eMMC电源开关、eMMC、N个电源开关 和N个NAND FLASH。
[0065] 在图1中,N个电源开关分别表示为K1、K2、…、KN;N个NAND FLASH分别表示为NAND FLASH 1、NAND FLASH 2、…、NAND FLASH N;N个FSMC接口外围电路分别表示为FSMC接口外 围电路1、FSMC接口外围电路2、…、FSMC接口外围电路N。
[0066]在本实施例中,N为大于1的整数。
[0067]所述充电接口与所述电源管理电路的第一输入端相连,所述锂电池与所述电源管 理电路的第二输入端相连,所述电源管理电路的输出端与所述主控芯片相连。
[0068] 所述主控芯片的FSMC接口分别连接N个所述FSMC接口外围电路和N个所述NAND FLASH,各个FSMC接口外围电路各自连接一个所述NAND FLASH和一个所述电源开关,各个电 源开关的第一输入端各自与所述主控芯片的GPI0(General Purpose Input Output,通用 输入/输出)接口相连,各个所述第i个第一电源开关的第二输入端各自与所述电源管理电 路的输出端相连。
[0069] 所述eMMC分别与所述SDI0接口外围电路和所述主控芯片的SDI0接口相连,所述 eMMC电源开关分别与所述主控芯片的GPI0接口、所述电源管理电路的输出端和所述SDI0接 口外围电路相连。
[0070]所述主控芯片在接收到数据写入任务时,所述主控芯片若检测到所述电源管理电 路由所述锂电池供电,且N个所述NAND FLASH的存储空间未存满数据,则通过所述主控芯片 的GPI0接口控制待写入数据的NAND FLASH对应的电源开关接通,在所述待写入数据的NAND FLASH对应的电源开关接通后,通过所述主控芯片的FSMC接口向所述待写入数据的NAND FLASH中写入数据;若所述主控芯片检测到所述电源管理电路由所述锂电池供电,且N个所 述NAND FLASH的存储空间存满数据时,通过所述主控芯片的GPIO接口控制所述eMMC电源开 关接通,在所述eMMC电源开关接通后,通过所述主控芯片的SD10接口向所述eMMC中写入数 据。
[0071]所述主控芯片在检测到所述电源管理电路由充电接口供电,且未接收到数据读写 任务时,通过所述主控芯片的GPI0接口控制存储有数据的NAND FLASH对应的电源开关接 通,并通过所述主控芯片的GPI0接口控制所述eMMC电源开关接通,在将所述存储有数据的 NAND FLASH对应的电源开关接通和所述eMMC电源开关接通后,将所述存储有数据的NAND FLASH内存储的数据转存到所述eMMC中。
[0072] 在本申请中,由于NAND FLASH的功耗要比e丽C小将近一半,因此主控芯片在检测 到所述电源管理电路由所述锂电池供电,且N片所述NAND FLASH的存储空间未存满数据时, 通过所述主控芯片的GPI0接口控制相应的电源开关接通,使相应的NAND FLASH电源接通, 而保持eMMC电源处于关闭状态,优先将数据存储到NAND FLASH中,以达到降低功耗的目的。 [0073]主控芯片在检测到电源管理电路由充电接口供电,且未接收到数据读写任务时, 通过所述主控芯片的GPI0接口控制相应的电源开关接通,并通过所述主控芯片的GPI0接口 控制所述eMMC电源开关接通,从而接通相应的NAND FLASH的电源和e丽C的电源,并将NAND FLASH的数据转存到eMMC中,以便在再次检测到所述电源管理电路由所述锂电池供电时,数 据存储系统继续选用功耗更低的NAND FLASH作为存储介质。
[0074]由于同时采用NAND FLASH和eMMC,因此提高了系统的存储容量,以及在检测到所 述电源管理电路由所述锂电池供电时,优先将数据存储到功耗较低的NAND FLASH中,在检 测到电源管理电路由充电接口供电时才将NAND FLASH中的数据转存到功耗较高的eMMC中, 降低了数据存储系统整体的功耗,从而实现了数据存储系统的大容量和低功耗的兼得。
[0075]在本实施例中,由于各个FSMC接口外围电路的组成相同,因此仅对N个FSMC接口外 围电路中的任意一个FSMC接口外围电路进行说明,如图2所示,N个FSMC接口外围电路中的 任意一个FSMC接口外围电路在图1示出的FSMC接口外围电路的基础上还包括:第一电阻 R84、第二电阻R85、第三电阻R87、第四电阻R88、第五电阻R89、第一电容C56、第二电容C57、 第三电容C58、第四电容C59、第五电容C60和第六电容C61。
[0076] 所述第三电阻R87的第一端与相应的NAND FLASH的第一中断引脚R/B#和第二中断 引脚R/B2#相连,所述第三电阻R87的第二端与所述主控芯片的FSMC接口相连。
[0077] 所述第四电阻R88的第一端与相应的电源开关的输出端VCC_D3V3_NANDFLASH相 连,所述第四电阻R88的第二端与所述第三电阻R87的第二端相连。
[0078] 所述第一电阻R84的第一端与相应的电源开关的输出端VCC_D3V3_NANDFLASH相 连,所述第一电阻R84的第二端与相应的NAND FLASH的第二片选引脚CE2#相连。
[0079] 所述第二电阻R85的第一端与相应的电源开关的输出端VCC_D3V3_NANDFLASH相 连,所述第二电阻R85的第二端与相应的NAND FLASH的第一片选引脚CE#相连。
[0080] 所述第五电阻R89的第一端与相应的NAND FLASH的写保护引脚WP#相连,所述第五 电阻R89的第二端接地,所述第六电容C61的第一端与所述第五电阻R89的第一端相连,所述 第六电容C61的第二端接地。
[0081 ] 所述第二电容C57的第一端分别与相应的电源开关的输出端VCC_D3V3_NANDFLASH 和相应的NAND FLASH的第一电源引脚VCC_0相连,所述第二电容C57的第二端与相应的NAND FLASH的第二电源引脚VSS_0相连并接地。
[0082] 所述第一电容C56的第一端与相应的NAND FLASH的第八电源引脚VSS_3相连并接 地,所述第一电容C56的第二端与相应的NAND FLASH的第五电源引脚VCC_2相连。
[0083] 所述第三电容C58的第一端分别与相应的NAND FLASH的第七电源引脚VCC和所述 第四电容C59的第一端相连,所述第三电容C58的第二端与相应的NAND FLASH的第六电源引 脚VSS_2相连并接地。
[0084]所述第四电容C59的第二端接地,所述第四电容C59的第一端分别与相应的NAND FLASH的第五电源引脚VCC_2和相应的电源开关的输出端VCC_D3V3_NANDFLASH相连。
[0085] 所述第五电容C60的第一端分别与相应的NAND FLASH的第三电源引脚VCC_1和所 述第一电容C56的第二端相连,所述第五电容C60的第二端与相应的NAND FLASH的第四电源 引脚VSS_1相连并接地。
[0086]在本实施例中,如图2所示,NAND FLASH的第一输入输出引脚1/00、第二输入输出 引脚1/01、第三输入输出引脚1/02、第四输入输出引脚1/03、第五输入输出引脚1/04、第六 输入输出引脚1/05、第七输入输出引脚1/06和第八输入输出引脚1/07均与主控芯片的FSMC 接口相连。在NAND FLASH的电源接通且有数据读写任务时,主控芯片的FSMC接口通过第一 输入输出引脚1/〇〇、第二输入输出引脚1/01、第三输入输出引脚1/02、第四输入输出引脚1/ 03、第五输入输出引脚1/04、第六输入输出引脚1/05、第七输入输出引脚1/06和第八输入输 出引脚1/07向NAND FLASH写入或读取数据。
[0087]现举例对N个FSMC接口外围电路中的任意一个FSMC接口外围电路的具体组成进行 说明,以N个FSMC接口外围电路中的第1个FSMC接口外围电路为例,具体如下:
[0088] 所述第1个FSMC接口外围电路包括:第1个NAND FLASH、第一电阻R84、第二电阻 R85、第三电阻R87、第四电阻R88、第五电阻R89、第一电容C56、第二电容C57、第三电容C58、 第四电容C59、第五电容C60、第六电容C61和第七电容C50。
[0089] 所述第三电阻R87的第一端与所述第1个NAND FLASH的中断引脚相连,所述第三电 阻R87的第二端与所述主控芯片的FSMC接口相连。
[0090] 所述第四电阻R88的第一端与相应的电源开关的输出端VCC_D3V3_NANDFLASH相 连,所述第四电阻R88的第二端与所述第三电阻R87的第二端相连。
[0091] 所述第一电阻R84的第一端与所述第1个电源开关的输出端VCC_D3V3_NANDFLASH 相连,所述第一电阻R84的第二端与所述第1个NAND FLASH的第二片选引脚相连。
[0092] 所述第二电阻R85的第一端与所述第1个电源开关的输出端VCC_D3V3_NANDFLASH 相连,所述第二电阻R85的第二端与所述第1个NAND FLASH的第一片选引脚相连。
[0093] 所述第五电阻R89的第一端与所述第1个NAND FLASH的写保护引脚相连,所述第五 电阻R89的第二端接地,所述第六电容C61的第一端与所述第五电阻R89的第一端相连,所述 第六电容C61的第二端接地。
[0094]所述第二电容C57的第一端分别与所述第1个电源开关的输出端VCC_D3V3_ NANDFLASH和所述第1个NAND FLASH的第一电源引脚相连,所述第二电容C57的第二端与所 述第1个NAND FLASH的第二电源引脚相连并接地。
[0095] 所述第一电容C56的第一端与所述第1个NAND FLASH的第八电源引脚相连并接地, 所述第一电容C56的第二端与所述第1个NAND FLASH的第五电源引脚相连。
[0096] 所述第三电容C58的第一端分别与所述第1个NAND FLASH的第七电源引脚和所述 第四电容C59的第一端相连,所述第三电容C58的第二端与所述第1个NAND FLASH的第六电 源引脚相连并接地。
[0097]所述第四电容C59的第一端接地,所述第四电容C59的第二端分别与所述第1个 NAND FLASH的第五电源引脚和所述第1个电源开关的输出端VCC_D3V3_NANDFLASH相连。 [0098] 所述第五电容C60的第一端分别与所述第1个NAND FLASH的第三电源引脚和所述 第二电容C57的第二端相连,所述第五电容C60的第二端与所述第1个NAND FLASH的第四电 源引脚相连并接地。
[0099]在上述数据存储系统中,各个电源开关的组成相同。由于各个电源开关的组成相 同,因此在本实施例中,仅对N个电源开关中的任意一个电源开关进行说明,如图3所示,电 源开关包括:第六电阻R20、第七电阻R21和第一MOSFET U5。
[0100]所述第七电阻R21的第一端作为电源开关的第一输入端,与所述主控芯片的GPI0 接口相连,所述第七电阻R21的第二端分别与所述第六电阻R20的第一端和所述第一 MOSFET U5的栅极相连,所述第六电阻R20的第二端与所述电源管理电路的输出端VCC_D3V3相连,所 述第一MOSFET U5的源极与所述第六电阻R20的第二端相连,所述第一MOSFET U5的漏极作 为电源开关的输出端VCC_D3 V3_NANDFLASH。
[0101 ]现举例对N个电源开关中的任意一个电源开关进行说明,以第1个电源开关为例, 具体如下:
[0102] 第1个电源开关包括:第六电阻R20、第七电阻R21和第一MOSFET U5U5。
[0103]所述第七电阻R21的第一端作为第1个电源开关的第一输入端,与所述主控芯片的 GPI0接口相连,所述第七电阻R21的第二端分别与所述第六电阻R20的第一端和所述第一 MOSFET U5的栅极相连,所述第六电阻R20的第二端与所述电源管理电路的输出端VCC_D3V3 相连,所述第一MOSFET U5的源极与所述第六电阻R20的第二端相连,所述第一MOSFET U5的 漏极作为第1个电源开关的输出端VCC_D3V3_NANDFLASH相连。
[0104]在本实施例中,在图1示出的数据存储系统中,eMMC电源开关的具体结构可以参见 图4,eMMC电源开关包括:第八电阻R44、第九电阻R45和第二MOSFET U13。
[0105]所述第九电阻R45的第一端与所述主控芯片的GPI0接口相连,所述第九电阻R45的 第二端分别与所述第八电阻R44的第一端和所述第二MOSFET U13的栅极相连,所述第八电 阻R44的第二端分别与所述第二MOSFET U13的源极和所述电源管理电路的输出端VCC_D3V3 相连。
[0106] 所述第二MOSFET U13的漏极作为所述eMMC电源开关的输出端VCC_D3V3_eMMC,与 所述eMMC相连。
[0107]在本实施例中,在包含图4示出的eMMC电源开关的数据存储系统中,SDI0接口外围 电路的具体结构请参见图5,SDI0接口外围电路在图1示出的SDI0接口外围电路基础上还包 括:第一上拉电阻R82、第二上拉电阻R81、第三上拉电阻R80、第四上拉电阻R79、第五上拉电 阻R78、第六上拉电阻R77、第七上拉电阻R76、第八上拉电阻R75、第九上拉电阻R74、第十上 拉电阻R73、第七电容C50、第八电容C51、第九电容C52、第十电容C53、第^^一电容C54和第十 二电容C55。
[0108] 所述第一上拉电阻R82的第一端与所述eMMC的第一数据引脚DAT0相连,所述第二 上拉电阻R81的第一端与所述eMMC的第二数据引脚DAT1相连,所述第三上拉电阻R80的第一 端与所述eMMC的第三数据引脚DAT2相连,所述第四上拉电阻R79的第一端与所述eMMC的第 四数据引脚DAT3相连,所述第五上拉电阻R78的第一端与所述eMMC的第五数据引脚DAT4相 连,所述第六上拉电阻R77的第一端与所述eMMC的第六数据引脚DAT5相连,所述第七上拉电 阻R76的第一端与所述eMMC的第七数据引脚DAT6相连,所述第八上拉电阻R75的第一端与所 述eMMC的第八数据引脚DAT7相连,所述第九上拉电阻R74的第一端与所述eMMC的命令引脚 CMD相连,所述第十上拉电阻R73的第一端与所述eMMC的复位引脚RST_N相连。
[0109] 第一上拉电阻R82的第二端、第二上拉电阻R81的第二端、第三上拉电阻R80的第二 端、第四上拉电阻R79的第二端、第五上拉电阻R78的第二端、第六上拉电阻R77的第二端、第 七上拉电阻R76的第二端、第八上拉电阻R75的第二端、第九上拉电阻R74的第二端和第十上 拉电阻R73的第二端均与所述eMMC电源开关的输出端VCC_D3V3_eMMC相连。
[0110] 第七电容C50的第一端分别与所述eMMC的第一电源引脚VCC1、第二电源引脚VCC2、 第三电源引脚VCC3和第四电源引脚VCC4相连,所述第七电容C50的第二端接地。
[0111 ]所述第八电容C51的第一端分别与所述第七电容C50的第一端和所述eMMC电源开 关的输出端VCC_D3V3_eMMC相连,所述第八电容C51的第二端分别与所述eMMC的第^^一电源 弓丨脚VSS1、第十二电源引脚VSS2、第十三电源引脚VSS3和第十四电源引脚VSS4相连。
[0112] 所述第九电容C52的第一端分别与所述eMMC的第五电源引脚VCCQ1、第六电源引脚 VCCQ2、第七电源引脚VCCQ3、第八电源引脚VCCQ4和第九电源引脚VCCQ5相连,所述第九电容 C52的第二端接地。
[0113] 所述第十电容C53的第一端分别与所述第九电容C52的第一端和所述eMMC电源开 关的输出端VCC_D3V3_eMMC相连,所述第十电容C53的第二端分别与所述eMMC的第十五电源 引脚VSSQ1、第十六电源引脚VSSQ2、第十七电源引脚VSSQ3、第十八电源引脚VSSQ4和第十九 电源引脚VSSQ5相连。
[0114] 所述第^^一电容C54的第一端与所述eMMC的第十电源引脚VDDM相连,所述第^^一 电容C54的第二端分别与所述eMMC的第十五电源引脚VSSQ1、第十六电源引脚VSSQ2、第十七 电源引脚VSSQ3、第十八电源引脚VSSQ4和第十九电源引脚VSSQ5相连,所述第十二电容C55 的第一端与所述第十一电容C54的第一端相连,所述第十二电容C55的第二端与所述第十一 电容C54的第二端相连。
[0115] 在本实施例中,图1示出的电源管理电路的具体结构可以参见图6,电源管理电路 包括:第十电阻R14、第^^一电阻R15、第十二电阻R107、第十三电阻R108、第十三电容C31、第 十四电容C32、第十五电容C33、第十六电容C34、第十七电容C114、二极管D105、电感线圈L3 和电源管理芯片U9。
[0116]所述二极管D105的阳极作为所述电源管理电路的第一输入端,与所述充电接口相 连,所述二极管D105的阴极分别与所述电源管理芯片U9的第一引脚RUN、第六引脚VIN和第 七引脚SYNC相连,所述第十二电阻R107的第一端作为所述电源管理电路的第二输入端,分 别与所述锂电池和所述二极管D105的阴极相连,所述第十二电阻R107的第二端与所述第十 三电阻R108的第一端相连,所述第十三电阻R108的第二端接地。
[0117]所述第十七电容C114的第一端与所述第十二电阻R107的第一端相连,所述第十七 电容Cl 14的第二端接地。
[0118] 所述第十四电容C32的第一端与所述二极管D105的阴极相连,所述第十四电容C32 的第二端接地。
[0119] 所述电源管理芯片U9的第二引脚ITH与所述第十五电容C33的第一端相连,所述第 十五电容C33的第二端接地。
[0120]所述电源管理芯片U9的第五引脚SW与所述电感线圈L3的第一端相连,所述电感线 圈L3的第二端分别与所述第十三电容C31的第一端、第十电阻R14的第一端和第十六电容 C34的第一端相连。
[0121]所述第十三电容C31的第二端与所述电源管理芯片U9的第三引脚VFB相连,所述第 十电阻R14的第二端与所述第十一电阻R15的第一端相连,所述第十一电阻R15的第二端接 地。
[0122] 所述第十六电容C34的第一端作为所述电源管理电路的输出端VCC_D3V3,所述第 十六电容C34的第二端接地。
[0123] 在没有插入充电器时,数据存储系统由锂电池通过电源管理电路的第二输入端供 电,主控芯片可以根据需要打开和关闭所有NAND FLASH和eMMC的电源。
[0124] 当主控芯片检测到电源管理电路的第一输入端有充电器插入时,会自动打开eMMC 的电源,在数据存储系统空闲时,开始依次将所有NAND FLASH中所存数据转存到eMMC中,以 恢复NAND FLASH的存储空间,以便在再次检测到所述电源管理电路由所述锂电池供电时, 数据存储系统继续选用功耗更低的NAND FLASH作为存储介质。
[0125] 在本实施例中,上述N可以但不局限于等于8。
[0126] 实施例二
[0127] 在本实施例中,在N等于8时,在实施例一示出的数据存储系统基础上扩展出另外 一种数据存储系统,请参见图7,数据存储系统还包括:三八译码器U4、第十四电阻R19和第 十八电容C21。其中,三八译码器U4、第十四电阻R19和第十八电容C21组成GPI0接口外围电 路。
[0128] 所述第十四电阻R19的第一端与所述三八译码器U4的第六引脚E3相连,所述第十 四电阻R19的第二端分别与所述三八译码器U4的第十六引脚VCC和所述第十八电容C21的第 一端相连。
[0129] 所述第十八电容C21的第一端与所述电源管理电路的输出端VCC_D3V3相连,所述 第十八电容C21的第二端接地。
[0130] 所述三八译码器U4的第一引脚A0、第二引脚A1、第三引脚A2、第四引脚M和第五引 脚12均与所述主控芯片的GPI0接口相连,所述三八译码器U4的第八引脚GND接地。
[0131] 所述三八译码器U4的第七引脚歹7与电源开关K8的第一输入端相连,所述三八译 码器U4的第十五引脚与电源开关K1的第一输入端相连,所述三八译码器U4的第十四引 脚H与电源开关K2的第一输入端相连,所述三八译码器U4的第十三引脚歹2与电源开关K3 的第一输入端相连,所述三八译码器U4的第十二引脚歹3与电源开关K4的第一输入端相连, 所述三八译码器U4的第十一引脚歹4与电源开关K5的第一输入端相连,所述三八译码器U4 的第十引脚歹5与电源开关K6的第一输入端相连,所述三八译码器U4的第九引脚歹 6与电源 开关K7的第一输入端相连。
[0132] 在本实施例中,所述三八译码器U4的第一引脚A0、第二引脚A1和第三引脚A2作为 电源选择引脚,所述三八译码器U4的第四引脚互1作为第一使能引脚,所述三八译码器U4的 第五引脚互2作为第二使能引脚。
[0133] 在本实施例中,主控芯片可以通过GPI0口控制三八译码器U4在同一时刻只打开一 个电源开关,接通对应NAND FLASH的电源,并且,在不需要进行数据读写操作时,可以通过 拉高第四引脚M或第五引脚互2的电平关闭所有NAND FLASH的电源,以最大限度地降低数 据存储系统功耗。
[0134] 在上述实施例中,主控芯片具体可以为型号为STM32F207IE的芯片。其中,型号为 STM32F207IE的芯片是在同类ARM芯片中功耗较低的一款,符合低功耗设计原则。
[0135] 在上述实施例中,任意一个NAND FLASH具体可以为型号为MT29F16G08AJADAWP的 NAND FLASH;
[0136] 所述eMMC具体可以为型号为MTFC16GJDEC-4M IT的eMMC。
[0137] 其中,型号为MT29F16G08AJADAWP的NAND FLASH的优势具体为:低功耗,型号为 1丁29?166084^041?的難_?1^311的连续读、写操作电流都仅为2 511^;型号为 MT29F16G08AJADAWP的NAND FLASH自身内部集成了ECC模块,降低了对主控芯片的要求,使 主控芯片可以选用低功耗ARM芯片,从而降低数据存储系统的整体功耗。
[0138] 需要说明的是,在本文中,术语"包括"、"包含"或者其任何其他变体意在涵盖非排 他性的包含,从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素,而 且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者设备所固有 的要素。在没有更多限制的情况下,由语句"包括一个……"限定的要素,并不排除在包括所 述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0139] 对所公开的实施例的上述说明,使本领域专业技术人员能够实现或使用本实用新 型。对这些实施例的多种修改对本领域的专业技术人员来说是显而易见的,本文中所定义 的一般原理可以在不脱离本实用新型的精神或范围的情况下,在其它实施例中实现。因此, 本实用新型将不会被限制于本文所示的这些实施例,而是要符合与本文所公开的原理和新 颖特点相一致的最宽范围。
【主权项】
1. 一种数据存储系统,其特征在于,包括:充电接口、锂电池、电源管理电路、主控芯片、 N个可变静态存储控制器FSMC接口外围电路、安全数字输入输出卡SDIO接口外围电路、eMMC 电源开关和N个电源开关,所述FSMC接口外围电路至少包括N个NAND FLASH,所述SDIO接口 外围电路至少包括一个eMMC,所述N为大于1的整数; 所述充电接口与所述电源管理电路的第一输入端相连,所述锂电池与所述电源管理电 路的第二输入端相连,所述电源管理电路的输出端与所述主控芯片相连; 所述主控芯片的FSMC接口分别连接N个所述FSMC接口外围电路,各个FSMC接口外围电 路各自连接一个所述电源开关,各个电源开关的第一输入端各自与所述主控芯片的通用输 入/输出GPIO接口相连,各个电源开关的第二输入端各自与所述电源管理电路的输出端相 连; 所述SDIO接口外围电路和所述主控芯片的SDIO接口相连,所述eMMC电源开关分别与所 述主控芯片的GPIO接口、所述电源管理电路的输出端和所述SDIO接口外围电路相连。2. 根据权利要求1所述的数据存储系统,其特征在于,所述N个FSMC接口外围电路中的 任意一个FSMC接口外围电路还包括:第一电阻R84、第二电阻R85、第三电阻R87、第四电阻 R88、第五电阻R89、第一电容C56、第二电容C57、第三电容C58、第四电容C59、第五电容C60和 第六电容C61; 第三电阻R87的第一端与相应的NAND FLASH的第一中断引脚R/B#和第二中断引脚R/ B2#相连,第三电阻R87的第二端与所述主控芯片的FSMC接口相连; 第四电阻R88的第一端与相应的电源开关的输出端VCC_D3V3_NANDFLASH相连,第四电 阻R88的第二端与第三电阻R87的第二端相连; 第一电阻R84的第一端与相应的电源开关的输出端VCC_D3V3_NANDFLASH相连,第一电 阻R84的第二端与相应的NAND FLASH的第二片选引脚CE2#相连; 第二电阻R85的第一端与相应的电源开关的输出端VCC_D3V3_NANDFLASH相连,第二电 阻R85的第二端与相应的NAND FLASH的第一片选引脚CE#相连; 第五电阻R89的第一端与相应的NAND FLASH的写保护引脚WP#相连,第五电阻R89的第 二端接地,第六电容C61的第一端与第五电阻R89的第一端相连,第六电容C61的第二端接 地; 第二电容C57的第一端分别与相应的电源开关的输出端VCC_D3V3_NANDFLASH和相应的 NAND FLASH的第一电源引脚VCC_0相连,第二电容C57的第二端与相应的NAND FLASH的第二 电源引脚VSS_0相连并接地; 第一电容C56的第一端与相应的NAND FLASH的第八电源引脚VSS_3相连并接地,第一电 容C56的第二端与相应的NAND FLASH的第五电源引脚VCC_2相连; 第三电容C58的第一端分别与相应的NAND FLASH的第七电源引脚VCC和第四电容C59的 第一端相连,第三电容C58的第二端与相应的NAND FLASH的第六电源引脚VSS_2相连并接 地; 第四电容C59的第二端接地,第四电容C59的第一端分别与相应的NAND FLASH的第五电 源引脚VCC_2和相应的电源开关的输出端VCC_D3V3_NANDFLASH相连; 第五电容C60的第一端分别与相应的NAND FLASH的第三电源引脚VCC_1和第一电容C56 的第二端相连,第五电容C60的第二端与相应的NAND FLASH的第四电源引脚VSS_1相连并接 地。3. 根据权利要求2所述的数据存储系统,其特征在于,所述N个电源开关中的任意一个 电源开关包括:第六电阻R20、第七电阻R21和第一MOSFET U5; 第七电阻R21的第一端作为电源开关的第一输入端,与所述主控芯片的GPIO接口相连, 第七电阻R21的第二端分别与第六电阻R20的第一端和第一MOSFET U5的栅极相连,第六电 阻R20的第二端与电源管理电路的输出端VCC_D3V3相连,第一MOSFET U5的源极与第六电阻 R20的第二端相连,第一MOSFET U5的漏极作为电源开关的输出端VCC_D3V3_NANDFLASH。4. 根据权利要求1所述的数据存储系统,其特征在于,所述eMMC电源开关包括:第八电 阻R44、第九电阻R45和第二MOSFET U13; 第九电阻R45的第一端与所述主控芯片的GPIO接口相连,第九电阻R45的第二端分别与 第八电阻R44的第一端和第二MOSFET U13的栅极相连,第八电阻R44的第二端分别与第二 MOSFET Ul3的源极和电源管理电路的输出端VCC_D3V3相连; 第二MOSFET U13的漏极作为eMMC电源开关的输出端VCC_D3V3_eMMC,与所述eMMC相连。5. 根据权利要求4所述的数据存储系统,其特征在于,所述SDIO接口外围电路还包括: 第一上拉电阻R82、第二上拉电阻R81、第三上拉电阻R80、第四上拉电阻R79、第五上拉电阻 R78、第六上拉电阻R77、第七上拉电阻R76、第八上拉电阻R75、第九上拉电阻R74、第十上拉 电阻R73、第七电容C50、第八电容C51、第九电容C52、第十电容C53、第^^一电容C54和第十二 电容C55; 第一上拉电阻R82的第一端与eMMC的第一数据引脚DATO相连,第二上拉电阻R81的第一 端与所述eMMC的第二数据引脚DATl相连,第三上拉电阻R80的第一端与所述eMMC的第三数 据引脚DAT2相连,第四上拉电阻R79的第一端与所述eMMC的第四数据引脚DAT3相连,第五上 拉电阻R78的第一端与所述eMMC的第五数据引脚DAT4相连,第六上拉电阻R77的第一端与所 述eMMC的第六数据引脚DAT5相连,第七上拉电阻R76的第一端与所述eMMC的第七数据引脚 DAT6相连,第八上拉电阻R75的第一端与所述eMMC的第八数据引脚DAT7相连,第九上拉电阻 R74的第一端与所述eMMC的命令引脚CMD相连,第十上拉电阻R73的第一端与所述eMMC的复 位引脚RST_N相连; 第一上拉电阻R82的第二端、第二上拉电阻R81的第二端、第三上拉电阻R80的第二端、 第四上拉电阻R79的第二端、第五上拉电阻R78的第二端、第六上拉电阻R77的第二端、第七 上拉电阻R76的第二端、第八上拉电阻R75的第二端、第九上拉电阻R74的第二端和第十上拉 电阻R73的第二端均与所述eMMC电源开关的输出端VCC_D3V3_eMMC相连; 第七电容C50的第一端分别与所述eMMC的第一电源引脚VCCl、第二电源引脚VCC2、第三 电源引脚VCC3和第四电源引脚VCC4相连,第七电容C50的第二端接地; 第八电容C51的第一端分别与第七电容C50的第一端和所述eMMC电源开关的输出端 VCC_D3V3_eMMC相连,第八电容C51的第二端分别与所述eMMC的第^^一电源引脚VSSl、第十 二电源引脚VSS2、第十三电源引脚VSS3和第十四电源引脚VSS4相连; 第九电容C52的第一端分别与所述eMMC的第五电源引脚VCCQl、第六电源引脚VCCQ2、第 七电源引脚VCCQ3、第八电源引脚VCCQ4和第九电源引脚VCCQ5相连,第九电容C52的第二端 接地; 第十电容C53的第一端分别与第九电容C52的第一端和所述eMMC电源开关的输出端 VCC_D3V3_eMMC相连,第十电容C53的第二端分别与所述eMMC的第十五电源引脚VSSQl、第十 六电源引脚VSSQ2、第十七电源引脚VSSQ3、第十八电源引脚VSSQ4和第十九电源引脚VSSQ5 相连; 第十一电容C54的第一端与所述eMMC的第十电源引脚VDDM相连,第^^一电容C54的第 二端分别与所述eMMC的第十五电源引脚VSSQl、第十六电源引脚VSSQ2、第十七电源引脚 VSSQ3、第十八电源引脚VSSQ4和第十九电源引脚VSSQ5相连,第十二电容C55的第一端与第 十一电容C54的第一端相连,第十二电容C55的第二端与第^^一电容C54的第二端相连。6. 根据权利要求1所述的数据存储系统,其特征在于,所述电源管理电路包括:第十电 阻R14、第^^一电阻R15、第十二电阻R107、第十三电阻R108、第十三电容C31、第十四电容 C32、第十五电容C33、第十六电容C34、第十七电容C114、二极管D105、电感线圈L3和电源管 理芯片U9; 二极管D105的阳极作为所述电源管理电路的第一输入端,与所述充电接口相连,二极 管D105的阴极分别与电源管理芯片U9的第一引脚RUN、第六引脚VIN和第七引脚SYNC相连, 第十二电阻R107的第一端作为所述电源管理电路的第二输入端,分别与所述锂电池和二极 管D105的阴极相连,第十二电阻R107的第二端与第十三电阻R108的第一端相连,第十三电 阻R108的第二端接地; 第十七电容C114的第一端与第十二电阻R107的第一端相连,第十七电容C114的第二端 接地; 第十四电容C32的第一端与二极管D105的阴极相连,第十四电容C32的第二端接地; 电源管理芯片U9的第二引脚ITH与第十五电容C33的第一端相连,第十五电容C33的第 二端接地; 电源管理芯片U9的第五引脚SW与电感线圈L3的第一端相连,电感线圈L3的第二端分别 与第十三电容C31的第一端、第十电阻R14的第一端和第十六电容C34的第一端相连; 第十三电容C31的第二端与电源管理芯片U9的第三引脚VFB相连,第十电阻R14的第二 端与第i 电阻Rl 5的第一端相连,第^ 电阻Rl 5的第二端接地; 第十六电容C34的第一端作为电源管理电路的输出端VCC_D3V3,第十六电容C34的第二 端接地。7. 根据权利要求1-6任意一项所述的数据存储系统,其特征在于,所述N等于8。8. 根据权利要求7所述的数据存储系统,其特征在于,还包括:三八译码器U4、第十四电 阻R19和第十八电容C21; 第十四电阻R19的第一端与三八译码器U4的第六引脚E3相连,第十四电阻R19的第二端 分别与三八译码器U4的第十六引脚VCC和第十八电容C21的第一端相连; 第十八电容C21的第一端与所述电源管理电路的输出端VCC_D3V3相连,第十八电容C21 的第二端接地; 三八译码器U4的第一引脚A0、第二引脚A1、第三引脚A2、第四引脚迢和第五引脚I2均 与所述主控芯片的GPIO接口相连,三八译码器U4的第八引脚GND接地; 三八译码器U4的第七引脚F7与电源开关K8的第一输入端相连,三八译码器U4的第十五 引脚FO与电源开关Kl的第一输入端相连,三八译码器U4的第十四引脚B与电源开关K2的 第一输入端相连,三八译码器U4的第十三引脚歹2与电源开关K3的第一输入端相连,三八译 码器U4的第十二引脚歹3与电源开关K4的第一输入端相连,三八译码器U4的第十一引脚 与电源开关K5的第一输入端相连,三八译码器U4的第十引脚与电源开关K6的第一输入 端相连,三八译码器U4的第九引脚P6与电源开关K7的第一输入端相连。9. 根据权利要求8所述的数据存储系统,其特征在于,所述主控芯片为型号为 STM32F207IE 的芯片。10. 根据权利要求8所述的数据存储系统,其特征在于,任意一个NAND FLASH为型号为 MT29F 16G08AJADAWP的NAND FLASH; 所述eMMC为型号为MTFC16G JDEC-4MIT 的 eMMC。
【文档编号】G06F3/06GK205507737SQ201620267722
【公开日】2016年8月24日
【申请日】2016年3月31日
【发明人】冯星伟
【申请人】北京润科通用技术有限公司