基于fpga的可动态配置的fft加窗装置的制造方法

文档序号:10878084阅读:1221来源:国知局
基于fpga的可动态配置的fft加窗装置的制造方法
【专利摘要】本实用新型涉及领域,提供一种基于FPGA的可动态配置的FFT加窗装置,以降低频谱泄漏的影响,该装置包括FPGA和窗函数生成模块,FPGA包括ROM单元、DSP乘法单元、地址计数状态机,窗函数生成模块与ROM单元连接,ROM单元与地址计数状态机连接,DSP乘法单元的一个输入端与ROM单元连接,DSP乘法单元的另一个输入端输入待加窗的IQ数据。本实用新型提出的加窗装置实现了FFT加窗,窗函数类型和点数可动态配置,具有更高效的加窗性能,而且该装置可以工作在高频时钟下,具有较高的稳定性和可靠性以及相对较低的功耗,极大的降低了FFT频谱泄漏带来的影响。
【专利说明】
基于FPGA的可动态配置的FFT加窗装置
技术领域
[0001]本实用新型属于信号处理技术领域,特别涉及一种基于FPGA的可动态配置的FFT加窗装置。
【背景技术】
[0002]目前,FFT(Fast Fourier Transf orm)即快速傅立叶变换,是离散傅立叶变换(DFT)的一种快速高效的实现方式,能够实现2的幂次方个采样点的变换。FFT具有计算量小、易于硬件实现的优点,在信息处理技术领域得到了广泛应用,也是频谱分析的最重要的技术手段之一。
[0003]但FFT实现算法本身存在频谱泄漏、栅栏效应的缺陷,需要采取额外的技术手段来降低频谱泄漏、栅栏效应对频谱分析带来的影响。频谱泄漏产生的原因在于FFT处理的采样信号是有限长的数据段,有限的数据长度可能导致采样周期的截断,从而导致变换后的频谱中出现了信号本身没有的频率分量。
[0004]在数字信号处理中,可以对采样后的数据进行加窗处理,即将采样后的数据乘以一个窗函数,如汉宁窗(Hanning)、汉明窗(Hamming)、布莱克曼窗(Blackman)等。在选择合适的窗含术后,对加窗后的数据进行FFT运算,可显著降低频谱泄漏的影响。
[0005]国内目前的数字接收机普遍采用了在计算机上对IQ数据进行加窗处理的技术,由计算机程序计算得出窗函数系数后,与IQ数据相乘得到加窗后的数据。这一方法本身具有能够灵活选择窗函数类型、窗函数系数点数易于配置、设计实现速度快等优点,但限于计算机的处理能力,在面对高速增长的数据处理量时往往显得力不从心。
【实用新型内容】
[0006]【要解决的技术问题】
[0007]本实用新型的目的是提供一种基于FPGA的可动态配置的FFT加窗装置,以降低频谱泄漏的影响。
[0008]【技术方案】
[0009]本实用新型是通过以下技术方案实现的。
[0010]本实用新型涉及一种基于FPGA的可动态配置的FFT加窗装置,包括FPGA和窗函数生成模块,所述FPGA包括ROM单元、DSP乘法单元、地址计数状态机,所述窗函数生成模块与ROM单元连接,所述ROM单元与地址计数状态机连接,所述DSP乘法单元的一个输入端与ROM单元连接,所述DSP乘法单元的另一个输入端输入待加窗的IQ数据。
[0011]作为一种优选的实施方式,所述窗函数生成模块被配置成:根据窗函数和窗函数系数点数生成窗函数系数并将窗函数、窗函数系数点数、对应生成的窗函数系数保存至FPGA的ROM单元。
[0012]作为另一种优选的实施方式,所述地址计数状态机根据配置的窗函数类型以及窗函数系数点数动态生成对应的地址序列,并将该地址序列输出至ROM单元的地址总线,ROM单元根据输入的地址序列读取出存储的对应窗函数系数并将该窗函数系数发送至DSP乘法单元。
[0013]作为另一种优选的实施方式,还包括与FPGA的ROM单元连接的IP核生成模块。
[0014]作为另一种优选的实施方式,所述DSP乘法单元的输出端与FPGA的FFT单元连接。
[0015]【有益效果】
[0016]本实用新型提出的技术方案具有以下有益效果:
[0017](I)本实用新型提供的装置实现了FFT加窗,窗函数类型和点数可动态配置,具有更高效的加窗性能。
[0018](2)本实用新型提供的装置可以工作在高频时钟下,具有较高的稳定性和可靠性以及相对较低的功耗,极大的降低了 FFT频谱泄漏带来的影响。
【附图说明】
[0019]图1为本实用新型的实施例一提供的基于FPGA的可动态配置的FFT加窗装置的原理示意图。
【具体实施方式】
[0020]为使本实用新型的目的、技术方案和优点更加清楚,下面将对本实用新型的【具体实施方式】进行清楚、完整的描述。
[0021]图1为本实用新型实施例一提供的基于FPGA的可动态配置的FFT加窗装置的原理示意图。如图1所示,包括FPGA、窗函数生成模块和IP核生成模块,FPGA包括ROM单元、DSP乘法单元、地址计数状态机和FFT单元,其中,DSP乘法单元为FPGA内部的DSP硬核单元,DSP硬核单兀可以尚效的实现定点数的乘加,并且能够工作在很尚的时钟频率下,目如尚端FPGA内部的DSP能稳定工作在500MHz甚至更高。
[0022]窗函数生成模块、IP核生成模块均与ROM单元连接,ROM单元与地址计数状态机连接,DSP乘法单元的一个输入端与ROM单元连接,DSP乘法单元的另一个输入端输入待加窗的IQ数据,DSP乘法单元的输出端与FFT单元连接。
[0023]本实施例中,窗函数生成模块被配置成:根据窗函数和窗函数系数点数生成窗函数系数并将窗函数、窗函数系数点数、对应生成的窗函数系数保存至F P G A的R OM单元,具体地,常见的窗函数包括汉明窗、汉宁窗、布莱克曼窗、矩形窗、三角窗等,在规定了窗函数系数点数就能够使用相应的窗函数生成系数,生成的系数可保存为.coe文件并存在至FPGA内部的ROM单元供其调用,需要说明,ROM单元接收到窗函数生成模块发送的窗函数、窗函数系数点数、对应生成的窗函数系数后,通过IP核生成模块生成对应的IP核,ROM单元可以通过调用IP核以读取对应的窗函数系数。地址计数状态机根据配置的窗函数类型以及窗函数系数点数动态生成对应的地址序列,并将该地址序列输出至ROM单元的地址总线,ROM单元根据输入的地址序列读取出存储的对应窗函数系数并将该窗函数系数发送至DSP乘法单元。DSP乘法单元将ROM输出的窗函数系数与输入的IQ数据进行乘法运算,相乘后的结果直接送到FPGA内的FFT单元。
[0024]从以上实施例可以看出,本实用新型实施例提供的装置实现了FFT加窗,窗函数类型和点数可动态配置,具有更高效的加窗性能。另外,本实用新型提供的装置可以工作在高频时钟下,具有较高的稳定性和可靠性以及相对较低的功耗,极大的降低了FFT频谱泄漏带来的影响。
[0025]需要说明,以上描述的实施例是本实用新型的一部分实施例,而不是全部实施例,也不是对本实用新型的限制。基于本实用新型的实施例,本领域普通技术人员在不付出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型的保护范围。
【主权项】
1.一种基于FPGA的可动态配置的FFT加窗装置,其特征在于包括FPGA和窗函数生成模块,所述FPGA包括ROM单元、DSP乘法单元、地址计数状态机,所述窗函数生成模块与ROM单元连接,所述ROM单元与地址计数状态机连接,所述DSP乘法单元的一个输入端与ROM单元连接,所述DSP乘法单元的另一个输入端输入待加窗的IQ数据。2.根据权利要求1所述的基于FPGA的可动态配置的FFT加窗装置,其特征在于所述窗函数生成模块被配置成:根据窗函数和窗函数系数点数生成窗函数系数并将窗函数、窗函数系数点数、对应生成的窗函数系数保存至FPGA的ROM单元。3.根据权利要求2所述的基于FPGA的可动态配置的FFT加窗装置,其特征在于所述地址计数状态机根据配置的窗函数类型以及窗函数系数点数动态生成对应的地址序列,并将该地址序列输出至ROM单元的地址总线,ROM单元根据输入的地址序列读取出存储的对应窗函数系数并将该窗函数系数发送至DSP乘法单元。4.根据权利要求1所述的基于FPGA的可动态配置的FFT加窗装置,其特征在于还包括与FPGA的ROM单元连接的IP核生成模块。5.根据权利要求1所述的基于FPGA的可动态配置的FFT加窗装置,其特征在于所述DSP乘法单元的输出端与FPGA的FFT单元连接。
【文档编号】G06F17/14GK205563562SQ201620284292
【公开日】2016年9月7日
【申请日】2016年4月7日
【发明人】刘小成, 莫舸舸, 何健
【申请人】成都华日通讯技术有限公司
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