一种数据存储系统的制作方法
【专利摘要】本实用新型提供了一种数据存储系统，包括：上位机、现场可编程门阵列FPGA、数据传输模块、NOR Flash、JTAG接口和N个eMMC，N为大于1的整数；FPGA分别与上位机、NOR Flash、JTAG接口、数据传输模块和N个eMMC相连。在本实用新型中，由于eMMC为采用BGA技术将NAND Flash和闪存控制器封装在一起的芯片，且eMMC内集成的闪存控制器包含了NAND Flash驱动程序(包括错误探测和纠正、Flash平均擦写、坏块管理和掉电保护)，因此应用eMMC到自己产品中的设备厂商在建立数据存储系统之前，不再需要设计驱动程序，从而缩短了产品研发周期，且减少了项目开发成本。
【专利说明】
一种数据存储系统
技术领域
[0001 ]本申请涉及数据存储领域，特别涉及一种数据存储系统。
【背景技术】
[0002]目前，在大容量数据存储系统中，使用的芯片主要是NANDFlash。
[0003]但是，由于在使用NANDFlash时，必须先写入驱动程序，才能继续执行其他操作，且NAND Flash本身并没有存储有驱动程序，因此应用NAND Flash到自己产品中的设备厂商在建立数据存储系统之前，需要针对NAND Flash设计驱动程序，导致应用NAND Flash到自己产品中的设备厂商的产品研发周期延长，以及项目开发成本增加。
【实用新型内容】
[0004]为解决上述技术问题，本申请实施例提供一种数据存储系统，以达到缩短产品研发周期，且减少项目开发成本的目的，技术方案如下:
[0005]—种数据存储系统，包括:上位机、现场可编程门阵列FPGA、数据传输模块、NORFlash、JTAG接口和NfeMMC，所述N为大于I的整数；
[0006]所述FPGA分别与所述上位机、所述NORFlash、所述JTAG接口、所述数据传输模块和N个所述eMMC相连。
[0007]优选的，所述数据存储系统还包括:两个双倍速率同步动态随机存储器；
[0008]两个所述双倍速率同步动态随机存储器，均与所述FPGA相连。
[0009]优选的，所述双倍速率同步动态随机存储器为型号为DDR3的双倍速率同步动态随机存储器。
[0010]优选的，所述数据传输模块为千兆以太网电缆数据传输接口。
[0011]优选的，所述数据传输模块包括:PHY芯片、第一XFP接口和第二XFP接口；
[0012]所述第一XFP接口，用于向所述PHY芯片写入数据；
[0013]所述第二XFP接口，用于将所述PHY芯片中的数据输出；
[0014]所述PHY芯片，用于将所述第一XFP接口写入的串行数据转换为并行数据，并将所述并行数据发送至所述FPGA，以及将所述FPGA输出的并行数据转换为串行数据，并将转换得到的串行数据发送至所述第二XFP接口。
[0015]优选的，所述NOR Flash为容量为16MB的NOR Flash。
[0016]优选的，所述NOR Flash为容量为32MB的NOR Flash。
[0017]与现有技术相比，本申请的有益效果为:
[0018]在本申请中，数据存储系统采用eMMC作为存储芯片，由于eMMC为采用BGA(BallGrid Array，焊球阵列封装)技术将NAND Flash和闪存控制器封装在一起的芯片，且eMMC内集成的闪存控制器包含了NAND Flash驱动程序(包括错误探测和纠正、Flash平均擦写、坏块管理和掉电保护)，因此应用eMMC到自己产品中的设备厂商在建立数据存储系统之前，不再需要设计驱动程序，从而缩短了产品研发周期，且减少了项目开发成本。
【附图说明】
[0019]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0020]图1是本申请提供的数据存储系统的一种逻辑结构示意图；
[0021]图2是本申请提供的数据存储系统的另一种逻辑结构示意图；
[0022]图3是本申请提供的数据存储系统的再一种逻辑结构示意图；
[0023]图4是本申请提供的数据存储系统的再一种逻辑结构示意图。
【具体实施方式】
[0024]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0025]实施例一
[0026]在本实施例中，提供了一种数据存储系统，请参见图1，数据存储系统包括:上位机
11、FPGA12(现场可编程门阵列，Field — Programmable Gate Array) 12、数据传输模块 13、NOR Flashl4、JTAG接口(Joint Test Act1n Group，联合测试行为组织)15和N个eMMC(Embedded Multi Media Card)，所述N为大于I的整数。
[0027]其中，在图1中，N个eMMC分别表示为eMMC UeMMC 2、……、eMMC N。
[0028]在本实施例中，FPGA12分别与所述上位机11、所述NOR Flashl4、所述JTAG接口 15、所述数据传输模块13和N个所述eMMC相连。
[0029]其中，NORFlashl4，用于存储FPGA12程序。
[0030]JTAG接口 15为FPGAl 2调试接口。
[0031]eMMC，用于存储数据。
[0032]数据传输模块13，用于写入数据至所述FPGA12，以及将所述FPGAl 2从所述eMMC中读取的数据输出。
[0033]所述上位机11，用于发送控制命令和管理命令至所述FPGA12，所述控制命令包括写入控制命令、读出控制命令或擦除控制命令，所述管理命令包括eMMC状态检查命令或eMMC容量查询命令。
[0034]所述FPGA12，用于接收所述数据传输模块13写入的数据，并按照所述上位机11发送的写入命令和数据写入地址，将所述数据传输模块13写入的数据写入所述数据写入地址对应的eMMC中，以及按照所述上位机11发送的读取命令和数据读取地址，从所述数据读取地址对应的eMMC中读取数据，并将读取到的数据发送给所述数据传输模块13，以使所述数据传输模块13输出数据，以及按照所述上位机11发送的擦除命令和数据擦除地址，擦除所述数据擦除地址对应的eMMC中的数据，以及针对所述上位机11发送的eMMC状态检查命令返回状态检查结果至所述上位机11，以及针对所述上位机11发送的eMMC容量查询命令返回eMMC剩余容量至所述上位机11，以及记录数据管理信息，并将所述数据管理信息上传至所述上位机U。其中，数据管理信息具体包括:向eMMC写入数据时的起始时间、停止时间、起始地址和结束地址，以及从eMMC读取数据时的起始时间、停止时间、起始地址和结束地址，以及擦除eMMC中数据时的起始时间、停止时间、起始地址和结束地址。
[0035]在本实施例中，上位机11与FPGA12之间通过PCI总线传输信息(如上位机11的控制命令和管理命令，以及FPGA12发送的数据管理信息)。
[0036]上位机11在接收到FPGA12上传的数据管理信息后，将数据管理信息写入存储信息管理表中，以方便对eMMC中存储的数据进行查询和管理。
[0037]在本申请中，数据存储系统采用e丽C作为存储芯片，由于e丽C为将NAND Flash和闪存控制器封装在一颗BGA中的芯片，且e丽C内集成的闪存控制器包含了NAND Flash驱动程序(包括错误探测和纠正、Flash平均擦写、坏块管理和掉电保护)，因此应用eMMC到自己产品中的设备厂商在建立数据存储系统之前，不再需要设计驱动程序，从而缩短了产品研发周期，且减少了项目开发成本。
[0038]现对本实施例提供的数据存储系统的工作原理进行说明，具体如下:
[0039]数据存储系统上电后，FPGA12从NOR FlashH中加载FPGA12程序，在加载FPGA12程序后，FPGAl 2对各个eMMC进行初始化，并将初始化结果上报给上位机11，上位机11在确定初始化结果为eMMC初始化成功后，确认可以对各个eMMC进行相应的操作。在数据存储系统工作在数据写入状态时，高速数据流数据传输模块13写入FPGAl 2，FPGAl 2在接收到上位机11发送的写入命令和数据写入地址时，将数据传输模块13写入的数据写入数据写入地址对应的MMC中，同时FPGAl 2将数据写入状态时的数据管理信息(即向e丽C写入数据时的起始时间、停止时间、起始地址和结束地址)通过PCI总线上传给上位机11，上位机11更新存储信息管理表并将其保存；
[0040]在数据存储系统工作在回放状态时，上位机11通过在存储信息管理表中查找数据管理信息，根据数据管理信息发送读取命令和数据读取地址至FPGA12，FPGA12解析数据读取地址，从N个eMMC中将相应数据读出，并将其发送给数据传输模块13，由数据传输模块13输出；
[0041]在数据存储系统工作在擦除数据状态时，上位机11发送擦除命令和相应的数据擦除地址至FPGA12，FPGA12将数据擦除地址对应的eMMC中的数据擦除；
[0042]上位机11发送6丽(:容量查询命令至??6412，？?6412针对返回611(:容量查询命令返回eMMC剩余容量至所述上位机11，上位机11通过人机交互界面显示eMMC剩余容量。
[0043]实施例二
[0044]在本实施例中，在图1示出的数据存储系统的基础上扩展出另外一种数据存储系统，请参见图2，在图1示出的数据存储系统的基础上还包括:两个双倍速率同步动态随机存储器。
[0045]两个双倍速率同步动态随机存储器，均与所述FPGAl 2相连。
[0046]如图2所示，两个双倍速率同步动态随机存储器分别表示为双倍速率同步动态随机存储器I和双倍速率同步动态随机存储器2。
[0047]其中，在本实施例中，双倍速率同步动态随机存储器具体可以为型号为DDR3的双倍速率同步动态随机存储器。如图3所示，两个双倍速率同步动态随机存储器均为型号为DDR3的双倍速率同步动态随机存储器，分别表示为DDR3SDRAM I和DDR3SDRAM 2。
[0048]在需要向eMMC中写入数据时，FPGA12先将数据写入DDR3SDRAM进行缓存，然后将DDR3SDRAM中数据均衡读出分发给数据写入地址对应的eMMC。
[0049]在本实施例中，FPGA12先将数据写入DDR3SDRAM进行缓存，然后将DDR3SDRAM中数据均衡读出分发给数据写入地址对应的eMMC的好处在于可以均衡eMMC的写入速度，提高数据存储系统的稳定性。因为写入FPGA12的数据的速度可能是突发性的，速度不均衡，因此先将数据写入DDR3进行缓冲，可以均衡eMMC写入速度，从而提高数据存储系统的稳定性。
[0050]其中，将数据写入DDR3SDRAM进行缓存的过程为:FPGA12在写满DDR3SDRAM I后，再向DDR3SDRAM 2写入数据，在向DDR3SDRAM 2写入数据的同时将DDR3SDRAM I中的数据读出，DDR3SDRAM 2写满后，再返回向DDR3SDRAM I写入数据，以此重复执行上述过程。
[0051]在上述数据存储系统中，数据传输模块13具体可以但不局限于为千兆以太网电缆数据传输接口。
[0052]在上述数据存储系统中，数据传输模块13具体可以包括PHY(PhysicalLayer，物理层)芯片131、第一XFP(10 Gigabit Small Form Factor Pluggable)接口 132和第二XFP接口 133，如图4所示。
[0053]第一XFP接口 132和第二 XFP接口 133均是可热插拔的，独立于通信协议的光学收发器。
[0054]第一XFP接口 132，用于向所述PHY芯片131写入数据。
[0055]所述第二XFP接口133，用于将所述PHY芯片131中的数据输出。
[0056]所述PHY芯片131，用于将所述第一XFP接口 132写入的串行数据转换为并行数据，并将所述并行数据发送至所述FPGA12，以及将所述FPGA12输出的并行数据转换为串行数据，并将转换得到的串行数据发送至所述第二XFP接口 133。
[0057]其中，第一XFP接口 132和第二XFP接口 133为光网络接口，采用第一XFP接口 132和第二XFP接口 133进行数据传输相比于采用千兆以太网电缆数据传输接口速度快，并且XFP接口的数据传输速率可达lOGb/s。因此使用光网络接口传输既可以解决远距离传输问题，也可以实现较大的数据传输带宽。
[0058]在上述数据存储系统中，NOR FlashH具体可以但不局限于为16MB的NOR Flash，或容量为32MB的NOR Flash0
[0059]需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0060]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽范围。
【主权项】
1.一种数据存储系统，其特征在于，包括:上位机、现场可编程门阵列FPGA、数据传输模块、NOR Flash、JTAG接口和NfeMMC，所述N为大于I的整数； 所述FPGA分别与所述上位机、所述NOR Flash、所述JTAG接口、所述数据传输模块和N个所述eMMC相连。2.根据权利要求1所述的数据存储系统，其特征在于，所述数据存储系统还包括:两个双倍速率同步动态随机存储器； 两个所述双倍速率同步动态随机存储器，均与所述FPGA相连。3.根据权利要求2所述的数据存储系统，其特征在于，所述双倍速率同步动态随机存储器为型号为DDR3的双倍速率同步动态随机存储器。4.根据权利要求2所述的数据存储系统，其特征在于，所述数据传输模块为千兆以太网电缆数据传输接口。5.根据权利要求2所述的数据存储系统，其特征在于，所述数据传输模块包括:PHY芯片、第一XFP接口和第二XFP接口 ； 所述第一XFP接口，用于向所述PHY芯片写入数据； 所述第二XFP接口，用于将所述PHY芯片中的数据输出； 所述PHY芯片，用于将所述第一XFP接口写入的串行数据转换为并行数据，并将所述并行数据发送至所述FPGA，以及将所述FPGA输出的并行数据转换为串行数据，并将转换得到的串行数据发送至所述第二XFP接口。6.根据权利要求1-5任意一项所述的数据存储系统，其特征在于，所述NORFlash为容量为 16MB的NOR Flash07.根据权利要求1-5任意一项所述的数据存储系统，其特征在于，所述NORFlash为容量为32MB的NOR Flash0
【文档编号】G06F3/06GK205670293SQ201620486600
【公开日】2016年11月2日
【申请日】2016年5月25日
【发明人】赵晓明
【申请人】北京润科通用技术有限公司