高速高精度记录仪的制作方法

专利名称：高速高精度记录仪的制作方法
技术领域：
本实用新型涉及信号采样和存储的记录仪技术范畴，尤其涉及一种高速高精度记 录仪。
背景技术：
通常采样速率10KSPS(Kil0_SampleS Per Second)以下的称为低速数据采样记录 仪；10KSPS 10MSPS为中速，10MSPS 100MSPS则为高速。高速数据采样记录仪广泛应用 在雷达、导弹、通信、声纳、遥感、地质勘探、振动工程、无损检测、智能仪器、语音处理、激光 多普勒测速、光时间域反射测量、物质光谱学与光谱测量、生物医学工程等多个领域；研制 和生产高速记录仪的公司有美国的SEAKR ENGINEERING, Inc公司、Ray-theon，Inc公司、 TEACAmerica, Inc.公司、法国的 ALCATEL SPACE 公司、加拿大的 Reach Technologie 等公 司，以及国内的中电30所。高速记录仪的设计思路主要有两种一种是直接采用满足采样 速率技术指标的单片ADC(Analogue-to-DigitalConverters)芯片来实现，另一种是应用 多片速率较低的ADC芯片、通过交替采样再复合的途径来实现。前者的优点是芯片数少、电 路简单；但高采样速率下的高速数据在传输和存储时受到记录仪DSP (或MCU)、存储器和其 他器件速度的限制，以采样速率100MSPS的ADC为例相邻采样数据的时差仅10ns，即使采 取代价不菲的技术措施，现有技术条件下记录仪无法完全杜绝A/D数据的丢失；另一方面， 高速数据因辐射产生干扰、高速变化的数字信号在传输过程中还带来振铃、反射、串扰等一 系列问题，甚至布线中的小缺陷亦会降低系统的信噪比；因此单片ADC高速采样方案有相 当的技术难度，而且采购困难、价格昂贵的高速器件使记录仪成本居高不下。后者即所谓 的“时间交叉采样模数转换”(Black、Hedger，1980)--采用多片速率较低的ADC芯片、通过 交替采样再复合的途径实现高速采样，该方案是一种进行高速采样非常有效的低成本成熟 技术；缺点在于电路较复杂，多个ADC通道间的不匹配(失配)会导致采样后的信号难以 无失真的复合。“时间交叉采样”的基本原理如下采样电路由M个ADC通道构成，主采样 时钟频率为fs/M，每个通道之间的时钟信号有Ι/fs的时间延迟，这样在一个主时钟周期M/ fs中M个通道共完成了 M次采样，系统的等效采样速率为fs，为单通道采样率的M倍。“时 间交叉采样”技术历时三十年的发展，已在8bit分辨率精度的数据采样记录仪中获得成功 应用；因为动态范围为50dB的Sbit分辨率精度的数据采样记录仪，允许ADC通道之间有 0. 25%的增益失配和5Ps的时钟偏移误差，上述误差指标在现有技术条件下不难实现。但 在12/14bit精度的数据采样记录仪中，“时间交叉采样”技术始终难有作为；主要障碍就在 于ADC通道间的失配已超出记录仪精度的允许范围，而提高ADC通道间的匹配精度有赖于 IC芯片材料、设计技术和制造工艺的突破。多ADC通道间的失配包括增益失配、失调/零位(offset/zero)失配和时间失 配等，目前业界的关注点是采样数据的后处理技术一先进的滤波器组法AFB (Advanced Filter Bank，简称AFB) ；AFB采用一组数字校准传输函数来处理每一路ADC的输出数据，从 而得到一组校准后的输出；数字校准传输函数包括多种数字滤波方法(FIR、HR等)，借助AFB可改善多ADC通道间的增益、相位和失调的匹配精度。围绕AFB展开的探索是有益的， 但存在相当的局限性首先，AFB本质上是一种事后补救的方法，因为ADC通道间的失配造 成了记录仪采样数据的失真，再由AFB对已失真数据进行滤波处理；其次，AFB是在某种假 设条件下基于通道间失配的频谱分布特性设计的，存在相当的局限性；最后，滤波器对失真 数据的滤波是有代价的一损失采样数据蕴含的有效信息(有时甚至是至关重要的细节信 息)，AFB滤波器自然不能例外、独善其身一滤除通道间失配所造成的失真的同时、或多或 少要损失采样数据蕴含的有效信息。因此，有必要研究一种消除ADC通道间失配负面效应 的更有效的方法。迄今为止，“时间交叉采样”的代表性研究成果如下1.发明专利“.计算机结构/外设互连总线高速超声信号采样卡”(专利号 ZL00113719. 0)，提出通过对进入采样卡的时钟信号进行移相控制，用多块相同的采样卡相 互配合，在较低的时钟频率下，用高速模/数转换芯片和存储器在通用的计算机ISA/PCI总 线上实现高速采样。2.文献“高速数字存储示波器前端电路设计”(张宇翔，自动化仪表，2010. 04)，提 出m个并行ADC对模拟信号进行变换，各ADC的采样时钟依次错开一个固定相位O π /m)， 使各ADC以固定的时间间隔依次对输入信号进行变换，输出的数据流由每一个通道输出的 数据按相同的顺序交叉产生，等效将ADC采样速率提高了 m倍。显然，上述研究成果的前提是采样时钟相位的精准控制，技术上精确控制高速采 样的时钟相位是非常困难的，因此，有必要开发能精确控制ADC并行采样的易实现的替代 技术。必须指出，“时间交叉采样”需对多片速率较低ADC芯片的采样数据按序复合；而 信号的高速采样、处理、存储过程中，至今尚不能完全排除A/D数据的丢失。就工程角度而 言，小概率的A/D数据丢失对单片ADC高速采样的影响非常有限，多数情况下可忽略不计； 但不能无视小概率A/D数据丢失对多片ADC高速采样的影响因为在多ADC通道采样数据 的按序复合处理时，某ADC通道的数据丢失除数据本身外，还将波及该通道的所有后续A/D 采样数据一即该通道所有后续数据对其它通道A/D数据的错位，显然局部的、孤立的A/D 数据丢失被演变成了关联的全局出错，真可谓“失之毫厘，差之千里”。因此，有必要寻找一 种能将A/D数据丢失的影响限止在局部、孤立范围内的有效方法。
发明内容本实用新型的目的是克服现有技术的不足，提供一种高速高精度记录仪。高速高精度记录仪包括信号调理模块、第一 ADC模块、第二 ADC模块、第三ADC模 块、第四ADC模块、第一 FIFO模块、第二 FIFO模块、第三FIFO模块、第四FIFO模块、第一 SDRAM模块、第二 SDRAM模块、基准电压源模块、时钟信号模块、主从架构控制模块，基准电 压源模块包括基准电压源芯片ADR433和八选一模拟开关⑶4051，主从架构控制模块包括 FPGA单元、ARM单元；信号调理模块与第一 ADC模块、第二 ADC模块、第三ADC模块、第四ADC 模块相连，第一 ADC模块与基准电压源模块和第一 FIFO模块相连，第二 ADC模块与基准电 压源模块和第二 FIFO模块相连，第三ADC模块与基准电压源模块和第三FIFO模块相连，第 四ADC模块与基准电压源模块和第四FIFO模块相连，第一 FIFO模块、第二 FIFO模块、第三 FIFO模块、第四FIFO模块与FPGA单元、ARM单元相连，FPGA单元与第一 SDRAM模块、第二SDRAM模块、ARM单元、时钟信号模块相连，时钟信号模块的4路LVDS的A端时钟信号分别 与第一 ADC模块、第二 ADC模块、第三ADC模块、第四ADC模块的CLK端口相连，4路LVDS的 B端时钟信号与第一 FIFO模块、第二 FIFO模块、第三FIFO模块、第四FIFO模块的LDCKA、 LDCKB端口相连；4路LVDS的A端时钟信号线路和4路LVDS的B端时钟信号线路在PCB布 线时采用蛇形线微调线长技术调整时钟信号线长度，使时钟信号线长度一致； 信号调理模块对记录仪输入的模拟信号进行信号调理和放大，处理后的信号送至 第一 ADC模块、第二 ADC模块、第三ADC模块和第四ADC模块，第一 ADC模块、第二 ADC模块、 第三ADC模块和第四ADC模块的CLK端口分别接受来自时钟信号模块的4路LVDS的A端时 钟信号对信号调理模块送入的信号进行交替采样，基准电压模块为第一 ADC模块、第二 ADC 模块、第三ADC模块和第四ADC模块提供基准电压以及上电初始化时的自校正基准电压，第 一 FIFO模块接受第一 ADC模块的采样数据与FPGA单元的时间戳序列号，第二 FIFO模块接 受第二 ADC模块的采样数据与FPGA单元的时间戳序列号，第三FIFO模块接受第三ADC模 块的采样数据与FPGA单元的时间戳序列号，第四FIFO模块接受第四ADC模块的采样数据 与FPGA单元的时间戳序列号，FPGA单元作为从控单元提供时钟信号模块时序控制逻辑，控 制采样、封装、传输、存储等操作，ARM单元作为主控单元协调记录仪的按序运行、采样数据 的后处理、人机交互与显示、以及与上位机的通信等，第一 SDRAM模块、第二 SDRAM模块接受 来自ARM模块处理后的采样数据。 所述的基准电压源模块、第一 ADC模块和ARM单元的电路为模拟电路电源Vcc与 电容Cl、电容C2的一端、ADR433的Vin端相连，电容Cl的另一端与电容C2的另一端并联 后接地；ADR433的GND端接地，ADR433的Vout端与电阻Rl的一端相连；电阻Rl的另一端 与电阻R2、电阻R7的一端、电容C3的一端、电容C4的一端、八选一模拟开关⑶4051的7IN/ OUT端相连；电阻R2的另一端与电阻R3的一端、电阻R5的一端、电容C5的一端、电容C6的 一端、第一 ADC模块的VREF端相连；电阻R3的另一端与电阻R4的一端相连；电阻R4的另 一端接地；电阻R5的另一端与第一 ADC模块的VINB端相连；电容C5的另一端、电容C6的 另一端并联后接地；电阻R7的另一端与电阻R8的一端、八选一模拟开关⑶4051的6IN/0UT 端相连；电阻R8的另一端与电阻R9的一端、八选一模拟开关⑶4051的5IN/0UT端相连；电 阻R9的另一端与电阻RlO的一端、八选一模拟开关⑶4051的4IN/0UT端相连；电阻RlO的 另一端与电阻Rll的一端、八选一模拟开关⑶4051的3IN/0UT端相连；电阻Rll的另一端 与电阻R12的一端、八选一模拟开关⑶4051的2IN/0UT端相连；电阻R12的另一端与电阻 R13的一端、八选一模拟开关⑶4051的1IN/0UT端相连；电阻R13的另一端与八选一模拟开 关CD4051的0IN/0UT端并联后接地；八选一模拟开关CD4051的0UT/IN端与电阻R14、R15 的一端相连；八选一模拟开关⑶4051的A端与ARM单元的GPO [13]端相连；八选一模拟开 关⑶4051的B端与ARM单元的GPO [13]端相连；八选一模拟开关⑶4051的C端与ARM单 元的GPO [13]端相连；八选一模拟开关CD4051的INH端与ARM单元的GPO [13]端相连；电 阻R14的另一端接地；电阻R15的另一端与运放AD9631的引脚3相连；运放AD9631的引脚 2与电阻R16、R17的一端相连；运放AD9631的引脚6与电阻R17的另一端、电阻R6的一端 相连；电阻R16的另一端接地；电阻R6的另一端与第一 ADC模块VINA端相连；第一 ADC模 块的REFCOM端与SENSE端并联后接地。 本实用新型与背景技术相比，具有的有益效果是[0013]1)记录仪集成了主从控制、FIFO缓存、DMA传输等技术，设计并发时序控制逻辑， 协调不同工作速度的各单元电路，以高效可靠的并行方式完成采样、校正、封装(采样数据 的时间戳序列号封装)、缓存、传输、解封复合、存储、上传等操作。2)记录仪离线构建通道间失配的自校正多项式和在线的采样数据校正，不仅有效 减少了 ADC通道间的增益失配、失调/零位(offset/zero)失配，而且可同时降低记录仪 ADC通道器件的参数因时间漂移、温度漂移引入的误差，从而提高了采样数据的精度。3)在多ADC “时间交叉采样”和失配校正后，采用高位匹配技术一利用采样数据空 闲的高6位，附加时间戳序列号封装采样数据；复合4路采样数据时，根据时间戳序列号发 现并填补ADC通道丢失的数据；从而确保了 A/D数据丢失的影响限于局部、孤立范围。4) “时间交叉采样”存在时钟抖动误差，借助可参数配置、具有多路差分时钟输出 功能的时钟分配芯片提供ADC采样时钟，减少了时钟抖动误差；“时间交叉采样”存在时钟 偏移误差，则在同一对A/D传输线(LVDQ上使用蛇形线方法微调线长，使布线长度一致降 低了时钟偏移误差；因此，有效消除了 ADC通道间的时间失配，进一步提高了采样数据的精 度。

图1是高速高精度记录仪的结构图图2是高速高精度记录仪基准电压源模块、第一 ADC模块和ARM单元的电路图3是ADC通道间失配的自校正原理图图4是单字的18位封装数据结构 图5是FPGA内部模块结构图图6是FPGA与时钟芯片的串行连接图图7是蛇形线微调A/D传输线(LVDS)长度的示意图
具体实施方式
如图1所示，高速高精度记录仪包括信号调理模块、第一 ADC模块、第二 ADC模 块、第三ADC模块、第四ADC模块、第一 FIFO模块、第二 FIFO模块、第三FIFO模块、第四 FIFO模块、第一 SDRAM模块、第二 SDRAM模块、基准电压源模块、时钟信号模块、主从架构控 制模块，基准电压源模块包括基准电压源芯片ADR433和八选一模拟开关⑶4051，主从架 构控制模块包括FPGA单元、ARM单元；信号调理模块与第一 ADC模块、第二 ADC模块、第三 ADC模块、第四ADC模块相连，第一 ADC模块与基准电压源模块和第一 FIFO模块相连，第二 ADC模块与基准电压源模块和第二 FIFO模块相连，第三ADC模块与基准电压源模块和第三 FIFO模块相连，第四ADC模块与基准电压源模块和第四FIFO模块相连，第一 FIFO模块、第 二 FIFO模块、第三FIFO模块、第四FIFO模块与FPGA单元、ARM单元相连，FPGA单元与第一 SDRAM模块、第二 SDRAM模块、ARM单元、时钟信号模块相连，时钟信号模块的4路LVDS的A 端时钟信号分别与第一 ADC模块、第二 ADC模块、第三ADC模块、第四ADC模块的CLK端口相 连，4路LVDS的B端时钟信号与第一 FIFO模块、第二 FIFO模块、第三FIFO模块、第四FIFO 模块的LDCKA、LDCKB端口相连；4路LVDS的A端时钟信号线路和4路LVDS的B端时钟信 号线路在PCB布线时采用蛇形线微调线长技术调整时钟信号线长度，使时钟信号线长度一致；信号调理模块对记录仪输入的模拟信号进行信号调理和放大，处理后的信号送至第一 ADC模块、第二 ADC模块、第三ADC模块和第四ADC模块，第一 ADC模块、第二 ADC模块、第 三ADC模块和第四ADC模块的CLK端口分别接受来自时钟信号模块的4路LVDS的A端时 钟信号对信号调理模块送入的信号进行交替采样，基准电压模块为第一 ADC模块、第二 ADC 模块、第三ADC模块和第四ADC模块提供基准电压以及上电初始化时的自校正基准电压，第
一FIFO模块接受第一 ADC模块的采样数据与FPGA单元的时间戳序列号，第二 FIFO模块接 受第二 ADC模块的采样数据与FPGA单元的时间戳序列号，第三FIFO模块接受第三ADC模 块的采样数据与FPGA单元的时间戳序列号，第四FIFO模块接受第四ADC模块的采样数据 与FPGA单元的时间戳序列号，FPGA单元作为从控单元提供时钟信号模块时序控制逻辑，控 制采样、封装、传输、存储等操作，ARM单元作为主控单元协调记录仪的按序运行、采样数据 的后处理、人机交互与显示、以及与上位机的通信等，第一 SDRAM模块、第二 SDRAM模块接受 来自ARM模块处理后的采样数据。信号调理模块以运算放大器AD9631为核心，第一 ADC模 块、第二 ADC模块、第三ADC模块、第四ADC模块都采用ADC芯片AD92M，第一 FIFO模块、第
二FIFO模块、第三FIFO模块、第四FIFO模块都采用FIFO芯片SN54ABT7820，该芯片包含两 个独立的512*18位的存储单元，可通过FPGA模块自由切换并选择写入数据的存储单元，第 一 SDRAM模块、第二 SDRAM模块都采用DDR2SDRAM芯片MT47H64M 16HR-25, FPGA单元采用 FPGA芯片XC5VLX30T，ARM单元采用ARM Cortex-A8芯片AM3892。记录仪的4个ADC模块 平行配置、采用“时间交叉采样”技术。高速高精度记录仪的工作流程如下上电初始化时， 离线构建通道间失配的自校正多项式；在线采样存储时，同步相参时钟驱动4片ADC芯片 “时间交叉采样”，对采样数据进行高位匹配以及采样数据的的自校正，通过eSATA接口上传 采样数据。 如图2所示，基准电压源模块与ADC模块和ARM单元之间的电路模拟电路电源 Vcc与电容Cl、电容C2的一端、ADR433的Vin端相连，电容Cl的另一端与电容C2的另一端 并联后接地；ADR433的GND端接地，ADR433的Vout端与电阻Rl的一端相连；电阻Rl的另 一端与电阻R2、电阻R7的一端、电容C3的一端、电容C4的一端、八选一模拟开关CD4051的 7IN/0UT端相连；电阻R2的另一端与电阻R3的一端、电阻R5的一端、电容C5的一端、电容 C6的一端、第一 ADC模块的VREF端相连；电阻R3的另一端与电阻R4的一端相连；电阻R4 的另一端接地；电阻R5的另一端与第一 ADC模块的VINB端相连；电容C5的另一端、电容C6 的另一端并联后接地；电阻R7的另一端与电阻R8的一端、八选一模拟开关CD4051的6IN/ OUT端相连；电阻R8的另一端与电阻R9的一端、八选一模拟开关⑶4051的5IN/0UT端相 连；电阻R9的另一端与电阻RlO的一端、八选一模拟开关⑶4051的4IN/0UT端相连；电阻 RlO的另一端与电阻Rll的一端、八选一模拟开关⑶4051的3IN/0UT端相连；电阻Rll的 另一端与电阻R12的一端、八选一模拟开关⑶4051的2IN/0UT端相连；电阻R12的另一端 与电阻R13的一端、八选一模拟开关⑶4051的1IN/0UT端相连；电阻R13的另一端与八选 一模拟开关⑶4051的0IN/0UT端并联后接地；八选一模拟开关⑶4051的0UT/IN端与电阻 R14、R15的一端相连；八选一模拟开关⑶4051的A端与ARM单元的GPO [13]端相连；八选一 模拟开关⑶4051的B端与ARM单元的GPO [13]端相连；八选一模拟开关⑶4051的C端与 ARM单元的GPO [13]端相连；八选一模拟开关CD4051的INH端与ARM单元的GPO [13]端相 连；电阻R14的另一端接地；电阻R15的另一端与运放AD9631的引脚3相连；运放AD9631的引脚2与电阻R16、R17的一端相连；运放AD9631的引脚6与电阻R17的另一端、电阻R6 的一端相连；电阻R16的另一端接地；电阻R6的另一端与第一 ADC模块VINA端相连；第一 ADC模块的REFCOM端与SENSE端并联后接地。1、如图3所示，ADC通道间失配的自校正技术由两部分组成记录仪上电初始化 时，离线构建ADC模块通道间失配的自校正多项式；以及在线采样时基于通道间失配的自 校正多项式，进行ADC模块通道间失配的自校正；记录仪的高精度基准电压源ADR433产生 的4. 096V基准电压经高精度电阻分压后得到一个2V基准电压作为AD92M的参考电压和 一个4V的基准电压作为AD92M的输入测量上限；电压源经7个精密电阻均勻分压后获得8 个基准电压；八选一模拟开关CD4051的8路作为输入端与8个基准电压一一对应相连，多 路转换开关则与一个ADC模块相连。每个ADC模块都通过各自专用的多路转换开关逐一读 入基准电压值，分别构建面向特定ADC模块的通道间失配自校正多项式；基于通道间失配 的自校正多项式，记录仪自动校正ADC模块通道间的增益失配、失调/零位(offset/zero) 失配，从而获得高精度的采样数据。现结合通道间失配的自校正原理图，论述通道间失配的 自校正技术原理。基准电压经7个电阻分压得到8个基准电压V” V2, V3> V4, V5, V6, V7, V8, 记录仪上电初始化时，启动通道间的失配自校正多项式更新；通过八选一模拟开关CD4051 切换，基准电压按V1到V8的顺序依次送至信号调理模块，经第一 ADC模块模数转换后依次 得到的转换值D1到D8并传给ARM单元。ARM单元根据8个基准电压值V1到V8和8个模数 转换值D1到D8,作η次多项式拟合
权利要求1.一种高速高精度记录仪，其特征在于记录仪包括信号调理模块、第一 ADC模块、第 二 ADC模块、第三ADC模块、第四ADC模块、第一 FIFO模块、第二 FIFO模块、第三FIFO模块、 第四FIFO模块、第一 SDRAM模块、第二 SDRAM模块、基准电压源模块、时钟信号模块、主从架 构控制模块，基准电压源模块包括基准电压源芯片ADR433和八选一模拟开关CD4051，主从 架构控制模块包括FPGA单元、ARM单元；信号调理模块与第一ADC模块、第二ADC模块、第三 ADC模块、第四ADC模块相连，第一 ADC模块与基准电压源模块和第一 FIFO模块相连，第二 ADC模块与基准电压源模块和第二 FIFO模块相连，第三ADC模块与基准电压源模块和第三 FIFO模块相连，第四ADC模块与基准电压源模块和第四FIFO模块相连，第一 FIFO模块、第 二 FIFO模块、第三FIFO模块、第四FIFO模块与FPGA单元、ARM单元相连，FPGA单元与第一 SDRAM模块、第二 SDRAM模块、ARM单元、时钟信号模块相连，时钟信号模块的4路LVDS的A 端时钟信号分别与第一 ADC模块、第二 ADC模块、第三ADC模块、第四ADC模块的CLK端口相 连，4路LVDS的B端时钟信号与第一 FIFO模块、第二 FIFO模块、第三FIFO模块、第四FIFO 模块的LDCKA、LDCKB端口相连；4路LVDS的A端时钟信号线路和4路LVDS的B端时钟信 号线路在PCB布线时采用蛇形线微调线长技术调整时钟信号线长度，使时钟信号线长度一 致；信号调理模块对记录仪输入的模拟信号进行信号调理和放大，处理后的信号送至第一 ADC模块、第二 ADC模块、第三ADC模块和第四ADC模块，第一 ADC模块、第二 ADC模块、第 三ADC模块和第四ADC模块的CLK端口分别接受来自时钟信号模块的4路LVDS的A端时 钟信号对信号调理模块送入的信号进行交替采样，基准电压模块为第一 ADC模块、第二 ADC 模块、第三ADC模块和第四ADC模块提供基准电压以及上电初始化时的自校正基准电压，第 一 FIFO模块接受第一 ADC模块的采样数据与FPGA单元的时间戳序列号，第二 FIFO模块接 受第二 ADC模块的采样数据与FPGA单元的时间戳序列号，第三FIFO模块接受第三ADC模 块的采样数据与FPGA单元的时间戳序列号，第四FIFO模块接受第四ADC模块的采样数据 与FPGA单元的时间戳序列号，FPGA单元作为从控单元提供时钟信号模块时序控制逻辑，控 制采样、封装、传输、存储等操作，ARM单元作为主控单元协调记录仪的按序运行、采样数据 的后处理、人机交互与显示、以及与上位机的通信等，第一 SDRAM模块、第二 SDRAM模块接受 来自ARM模块处理后的采样数据。
2.根据权利要求1所述的一种高速高精度记录仪，其特征在于所述的基准电压源模 块、第一 ADC模块和ARM单元的电路为模拟电路电源Vcc与电容Cl、电容C2的一端、 ADR433的Vin端相连，电容Cl的另一端与电容C2的另一端并联后接地；ADR433的GND端 接地，ADR433的Vout端与电阻Rl的一端相连；电阻Rl的另一端与电阻R2、电阻R7的一 端、电容C3的一端、电容C4的一端、八选一模拟开关⑶4051的7IN/0UT端相连；电阻R2的 另一端与电阻R3的一端、电阻R5的一端、电容C5的一端、电容C6的一端、第一 ADC模块的 VREF端相连；电阻R3的另一端与电阻R4的一端相连；电阻R4的另一端接地；电阻R5的另 一端与第一 ADC模块的VINB端相连；电容C5的另一端、电容C6的另一端并联后接地；电 阻R7的另一端与电阻R8的一端、八选一模拟开关CD4051的6IN/0UT端相连；电阻R8的另 一端与电阻R9的一端、八选一模拟开关CD4051的5IN/0UT端相连；电阻R9的另一端与电 阻的一端、八选一模拟开关⑶4051的4IN/0UT端相连；电阻RlO的另一端与电阻Rll 的一端、八选一模拟开关⑶4051的3IN/0UT端相连；电阻Rll的另一端与电阻R12的一端、 八选一模拟开关⑶4051的2IN/0UT端相连；电阻R12的另一端与电阻R13的一端、八选一模拟开关CD4051的1IN/0UT端相连；电阻R13的另一端与八选一模拟开关CD4051的OIN/ OUT端并联后接地；八选一模拟开关⑶4051的OUT/IN端与电阻R14、R15的一端相连；八选 一模拟开关⑶4051的A端与ARM单元的GPO [13]端相连；八选一模拟开关⑶4051的B端 与ARM单元的GPO [13]端相连；八选一模拟开关CD4051的C端与ARM单元的GPO [131端相 连；八选一模拟开关⑶4051的INH端与ARM单元的GPO [13]端相连；电阻R14的另一端接 地；电阻R15的另一端与运放AD9631的引脚3相连；运放AD9631的引脚2与电阻R16、R17 的一端相连 ’运放AD9631的引脚6与电阻R17的另一端、电阻R6的一端相连；电阻R16的 另一端接地；电阻R6的另一端与第一 ADC模块VINA端相连；第一 ADC模块的REFCOM端与 SENSE端并联后接地。
专利摘要本实用新型公开一种高速高精度记录仪。高速高精度记录仪包括信号调理模块、4个ADC模块、4个FIFO模块、2个SDRAM模块、ARM和FPGA单元组成的主从架构控制模块、以时钟芯片为核心的同步相参时钟模块和高精度基准电压源模块等；记录仪在并发时序逻辑控制下，并行完成“时间交叉”采样、封装、缓存、传输、解封复合、校正、存储、上传等操作；基于ADC通道间失配的自校正多项式校正采样数据，减少了ADC通道间的增益失配、失调/零位(offset/zero)失配；应用同步相参时钟和蛇形线微调线长技术，降低了ADC通道间的时间失配；采用高位匹配(附加时间戳序列号封装)技术，解决了高速“时间交叉采样”中数据丢失产生关联的全局误差难题。
文档编号G07C3/00GK201903917SQ20102064184
公开日2011年7月20日 申请日期2010年11月30日 优先权日2010年11月30日
发明者丁程, 吴明光, 周平, 徐晓忻, 黄忠 申请人:丁程, 浙江大学