专利名称：锁存型读出放大器电路的制作方法
技术领域：
本发明涉及一种适用于以低电源电压工作的静态随机存取存储器的锁存型读出放大器，特别涉及一种较少受到电路元件的特性变化的影响的锁存型读出放大器电路。
通过，电流镜像型读出放大器电路被用于包括静态随机存取存储器(在下文中称为SRAM)在内的常规半导体集成电路中。电流镜像型读出放大器工作稳定，但是其功耗较大，并且该电路在其工作特性上难以采用低电源电压。因此，近几年来，随着便携式设备的渗透的增加，对减少功耗的需要也增加，并且特别是需要一种能够用低电源电压工作的读出放大器电路。
为了满足这种需要，在此提出一种能够以高速度用低电源电压进行工作的锁存型读出放大器电路。
图1为示出常规的锁存型读出放大器电路的电路图。
在常规的锁存型读出放大器电路中，锁存电路包括两个P-沟道MOS晶体管MP11和MP12，以及两个N-沟道MOS晶体管MN11和MN12。两个P-沟道MOS晶体管MP11和MP12以及两个N-沟道MOS晶体管MN11的MN12被设计为使得它们的晶体管特性相同，以增加读出操作的速度。更具体来说，两个P-沟道MOS晶体管MP11和MP12和栅极长度和栅极宽度以及两个N-沟道MOS晶体管MN11和MN12的栅极长度和栅极宽度被设置为彼此相等。构成锁存电路的两个反相器电路的逻辑阈值被设置为彼此相等。
另外，在常规的锁存型读出放大器电路中，在此提供一个连接在发送从存储单元中读出的信号D的位线与晶体管MP11和MN11的栅极之间的P-沟道MOS晶体管MP13。在常规的锁存型读出放大器电路中，在此提供一个连接在发送从存储单元中读出的信号DB的位线与晶体管MP12和MN12的栅极之间的P-沟道MOS晶体管MP14。另外，在此提供一个连接于地与晶体管MN11和MN12的源极之间的N-沟道MOS晶体管MN13。按这种方式，在常规的锁存型读出放大器电路中，一个锁存电路被提供用于一组位线。
在如此构成的常规的锁存型读出放大器电路中，晶体管MP13和MP14的导通和截止由读出放大器启动信号SAE所切换，从而控制该电路的操作。该电路能够以高速度用在该对位线(D和DB)之间的极小的电势差来读出数据。
另一方面，随着将来器件小型化趋势和工艺技术的发展，电源电压趋向于降低，要被使用的MOS晶体管的阈值电压值的绝对值被降低，并且截止电流增加。另外，如果MOS晶体管的特性中变化较大，则在字线的上升后位线对(D和DB)的电势变化主要取决于连接到未选择字线的SRAM单元中的晶体管的截止状态的漏电流特性。也就是说，包括在位线对(D和DB)之间的电势差中在字线上升之后出现的噪声比率被增加。因此，需要判断出现在读出时刻的位线对(D和DB)之间的电势差是否出明显。
现在已经提出一种用于包括一对锁存电路的读出放大器电路(日本专利申请公开第9-22597号)。在该公告中描述的读出放大器电路提供有两个对于不同电源电压具有不同的读出速度的锁存电路，以及用于取从该锁存电路输出信号的“或”逻辑值。一条位线的信号被输入到其中一个锁存电路的N-沟道MOS晶体管的栅极，并且一条位线的信号被输入到另一个锁存电路的P-沟道MOS晶体管的栅极。
在如此构成的常规的读出放大器电路中，即使当电源电压变化时，也能够以高速度执行读出操作。
但是，在具有一个锁存电路的常规读出放大器电路和在日本专利公开第9-22597号中描述的读出放大器电路这两个电路中，存在这样的问题，即该电路容易受到元件特性变化的影响。
另外，常规的读出放大器电路不具有用于判断这对有效位线之间的电势差的正常检测已经完成的装置，并且该电路不具有用于检测读取错误的功能。因此，在此存在这样的问题，即该电路不具有在这对位线之间的电势差不足时用于发送一个重新读出要求的装置。
本发明的目的是提供一种锁存型读出放大器电路，其较少受到元件特性变化的影响，并且当出现一对位线之间电势不足时，能够检测出这种情况。
根据本发明的一个方面，一种锁存型读出放大器电路包括第一和第二锁存电路，其在位线之间的电势差等于或大于一个预定值时，输出相同的输出信号，并且当位线之间的电势差小于该预定值时，输出不同的输出信号；以及一个比较结果信号产生电路，其比较来自第一和第二锁存电路的输出信号，并且输出表示该比较结果的一个信号。
在本发明中，根据该位线对之间的电势差的信号被从第一和第二锁存电路输出，并且表示其比较结果的信号被从该比较结果信号产生电路输出。因此，可以从该信号判断该位线对之间的电势差是否足够。因此，当该电势差不足时，可以根据该信号再次在系统的一侧进行检测。另外，由于构成第一和第二锁存电路的元件特性不必要一致，因此该读出放大器电路较少受到元件特性变化的影响。
图1为示出常规的锁存型读出放大器电路的电路图；图2为示出根据本发明第一方面的一个锁存型读出放大器电路的结构的电路图；图3为示出应用根据本发明第一实施例的锁存型读出放大器电路的存储单元阵列的结构的方框图；图4为示出根据本发明第一实施例的锁存型读出放大器电路的操作的时序图；图5为示出根据本发明第二实施例的锁存型读出放大器电路的结构的电路图；图6为示出根据本发明第二实施例的锁存型读出放大器电路的操作的时序图；图7为示出根据本发明第三实施例的锁存型读出放大器电路的结构的电路图；以及图8为示出根据本发明第三实施例的锁存型读出放大器电路的操作的时序图。
下面将参照附图进行描述本发明实施例的锁存型读出放大器电路。图2为示出根据本发明第一实施例的锁存型读出放大器电路的结构的电路图。
第一实施例包括连接到一对位线的两个锁存电路3和4，以及用于产生与来自这些电路3和4的输出信号相关联的读出完成信号的读出完成信号产生电路5。在本实施例中，该读出完成信号产生电路5对应于一个比较结果信号产生电路。
该锁存电路3包括两个P-沟道MOS晶体管MP1和MP2，以及两个N-沟道MOS晶体管MN1和MN2。晶体管MP1的阈值电压(Vt)的绝对值被设为高于晶体管MP2的阈值电压的绝对值，并且晶体管MN2的Vt被设为高于晶体管MN1的Vt。在晶体管MN1和MN2中的栅极长度和栅极宽度与晶体管MP1和MP2中的栅极长度和栅极宽度被设为彼此相等。也就是说，在构成该锁存电路的反相器电路中，位于图2左侧的包括晶体管MN1和MP1的一个反相器电路的的逻辑阈值被设为低于在图2右侧的包括晶体管MN2和MP2的另一个反相器电路。
另外，在此提供一个连接在发送从一个存储单元读出的信号D的位线与晶体管MP1和MN1的漏极之间的P-沟道MOS晶体管MP3。在此提供一个连接在发送从一个存储单元读出的信号DB的位线与晶体管MP2和MN2的漏极之间的P-沟道MOS晶体管MP4。在锁存电路3和位线之间的连接由晶体管MP3和MP4所控制。另外，在此提供一个连接在“地”与晶体管MN1和MN2之间的N-沟道MOS晶体管MN3。锁存电路3的导通/截止由该晶体管MN3所控制。
发送读出放大器启动信号SAE的信号线被连接到晶体管MP3、MP4和MN3的栅极。输出信号OUT被从晶体管MP3和晶体管MP1和MN1之间输出，并且作为输出信号OUT的互补信号的输出信号OUTB被从晶体管MP4和晶体管MP2和MN2之间输出。
晶体管MN3的源极被连接到“地”1，并且晶体管MP1和MP2的源极被连接到电源2。
通过按这种方式构成锁存电路3，与低输出信号OUT较高情况相比，可以用位线(D，DB)之间较小的电势差来获得的较低的输出信号OUT。
另一方面，锁存电路4包括两个P-沟道MOS晶体管MP5和MP6，以及两个N-沟道MOS晶体管MN4和MN5。晶体管MP6的阈值电压(Vt)的绝对值被设为高于晶体管MP5的Vt，并且晶体管MN4的Vt被设为高于晶体管MN5的Vt。在晶体管MN4和MN5中的栅极长度和栅极宽度与晶体管MP5和MP6中的栅极长度和栅极宽度被设为彼此相同。也就是说，在构成该锁存电路的反相器电路中，位于图2左侧的包括晶体管MN4和MP5的一个反相器电路的的逻辑阈值被设为高于在图2右侧的包括晶体管MN5和MP6的另一个反相器电路。
另外，在此提供一个连接在发送从一个存储单元读出的信号D的位线与晶体管MP5和MN4的漏极之间的P-沟道MOS晶体管MP7。在此提供一个连接在发送从一个存储单元读出的信号DB的位线与晶体管MP6和MN5的漏极之间的P-沟道MOS晶体管MP8。在锁存电路4和位线之间的连接由晶体管MP7和MP8所控制。另外，在此提供一个连接在“地”与晶体管MN4和MN5之间的N-沟道MOS晶体管MN6。锁存电路4的导通/截止由该晶体管MN6所控制。
发送读出放大器启动信号SAE的信号线被连接到晶体管MP7、MP8和MN6的栅极。输出信号N01被从晶体管MP7和晶体管MP5和MN4之间输出，并且作为输出信号N01的互补信号的输出信号N02被从晶体管MP8和晶体管MP6和MN5之间输出。
晶体管MN6和源极被连接到“地”1，并且晶体管MP5和MP6的源极被连接到电源2。
通过按这种方式构成锁存电路4，与高输出信号N01较低情况相比，可以用位线(D，DB)之间较小的电势差来获得的较高的输出信号N01。
按这种方式，这对位线信号D和DB被输入到两个锁存电路3和4，并且作为互补信号的输出信号OUT和OUTB和输出信号N01和N02被从各个锁存电路3和4输出。来自锁存电路3的输出信号OUT和OUTB也被输出到外部。
另外，读出结束信号产生电路5具有用于取输出信号OUT与输出信号N02的“异或”运算的异或门EXOR1。读出结束信号产生电路5具有用于取输出信号OUTB与输出信号N01的“异或”运算的异或门EXOR2。另外，在此提供一个用于取异或门EXOR1和EXOR2的输出信号的“与”运算的与门AND1。与门AND1的输出信号变为读出完成信号S_END。在读出完成信号产生电路5，在读出放大器启动信号SAE变为高，并且启动读出操作之后，输出信号OUT和N02的异或信号被产生，并且输出信号OUTB和N01的异或信号被产生。在此之后，它们的“与”信号被输出作为一个读出完成信号S_END。
因此，在读出操作被启动之后，当输出信号OUT与输出信号N01的合并和输出信号OUTB与输出信号N02的合并中获得相同数值时，读出完成信号S_END变为高。然后，表示读出完成的信号被发送到一个系统。另一方面，如果在输出信号OUT与输出信号N01的合并和输出信号OUTB与输出信号N02的合并中获得不同的数值，则读出完成信号S_END保持为低，并且不改变。因此，在这种情况下，表示读出完成的信号不被发送到该系统。
接着，下面描述应用按照上述方式构成的锁存型读出放大器的存储单元阵列。也就是说，将描述用于产生信号D和DB的电路。图3为示出应用根据本发明的实施例的锁存型读出放大器电路的存储单元阵列的结构方框图。
该存储单元阵列具有用于一个位的m列和n行所构成的存储单元(m＝2k，k和n自然数)。位于该存储单元阵列中的M组位线对被连接到预充电电路和列选择电路8。信号D和DB被从列选择电路8中输出。
信号D0、DB0、D1、DB1、…、D(m-2)、DB(m-2)、D(m-1)和DB(m-1)被发送到m组位线。一条字线被连接到每一行，并且信号WL0、WL1、…、WL(n-2)和WL(n-1)被发送到n条字线。例如，位于自左侧的第一行和自顶部第一列上的一个SRAM单元6是单个端口，包括两个负载P-沟道MOS晶体管MPC1和MPC2和四个N-沟道MOS晶体管MNC1至MNC4。其它(m×n-1)个存储单元也具有相的结构。
在按这种方式构成的存储单元阵列中，当时钟信号CLK为低，m组位线对被预充电电路7预充电到电源电势。然后，m组位线对中的一组被列选择电路8所选择，其使用k列选择信号COLS作为选择信号，并且该选择信号被从列选择电路8输出作为信号D和DB。
SRAM单元的结构不限于单个端口，并且当SRAM单元被形成为一个电阻负载型单元或多端口结构时也可以应用本发明。
接着，将描述把本发明应用到上述存储单元阵列的第一实施例的操作。图4为示出根据本发明第一实施例的锁存型读出放大器电路的操作的时序图。该SRAM电路与时钟信号CLK同步，并且图4示出对应于时钟CLK的四个周期的不同操作。
在第一时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“0”信息的一个单元被访问。然后，在经过一段延迟时间DLY0之后，读出放大器启动信号SAE上升，锁存电路3和4启动操作，然后一个低输出信号OUT被输出。
当该时钟信号CLK为低时，该位线被预充电电路7预充电到一个预充电电平。然后，当字线上升时，信号D和DB被发送到该位线对，并且在位线对之间产生电势差。在本实施例中的位线的预充电电平足够高于在读出完成信号产生电路5中的异或门EXOR1和EXOR2的逻辑阈值。
如上文所述，由于存储“0”信息的单元被在第一时钟周期中访问，则发送信号D的位线中的电势比发送信号DB的位线更早地降低。在发送信号DB的位线中，电势仅仅降低一个对应于SRAM单元中的漏电流的量。
在此时，位线对之间的电势差ΔVt1在开始读出操作时足够大，并且锁存电路3和4可以正常地检测存储在SRAM单元中的信息。因此，输出信号OUT和N01变为低，并且输出信号OUTB和N02变为高。从而，当该信号被改变时，作为读出完成信号产生电路5的输出信号的读出完成信号S_END被从低变为高，并且读出完成信号S_END与读出放大器启动信号SAE同步下降。
在第二时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“1”信息的一个单元被访问。然后，在经过一段延迟时间DLY0之后，读出放大器启动信号SAE上升，锁存电路3和4开始工作，然后一个高输出信号OUT被输出。
如上文所述，在第二时钟周期中，由于存储“1”信息的单元被在字线上升之后访问，则发送信号DB的位线中的电势比发送信号D的位线更早地降低。
在此时，位线对之间的电势差ΔVt1在开始读出操作时足够大，并且锁存电路3和4可以正常地检测存储在SRAM单元中的信息。因此，输出信号OUT和N01变为高，并且输出信号OUTB和N02变为低。从而，当该信号被改变时，作为读出完成信号产生电路5的输出信号的读出完成信号S_END被从低变为高，并且读出完成信号S_END与读出放大器启动信号SAE的同步地下降。
在第三时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“0”信息的一个单元被访问。然后，在经过一段延迟时间DLY1之后，读出放大器启动信号SAE上升，并且锁存电路3和4启动操作，但是位线对之间的电势差较小，并且产生读出错误。
由于存储”0”信息的单元被在第三时钟周期中访问，则发送信号D的位线中的电势比发送信号DB的位线更早地降低。
在此时，位线对之间的电势差ΔVt2小于在开始读出操作时的位线对之间的电势差ΔVt1，但是在锁存电路3中，包括具有接受信号D的位线电势的栅极的晶体管MN2和MP2的反相器电路的逻辑阈值高于其它反相器电路。因此，可以正常地检测存储在SRAM单元中的信息。但是，在其它锁存电路4中，包括具有接受信号D的位线的电势的栅极的晶体管MN5和MP6的反相器电路的逻辑阈值低于其它反相器电路。因此，输出信号N02变为低，并且输出信号N01变为高。从而，读出操作开始之后，输出信号OUT变为低，输出信号OUTB变为高，输出信号N01变为高，并且输出信号N02变为低。因此，作为读出完成信号产生电路5的输出信号的读出完成信号S_END保持为低，并且不改变。
在第四时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“1”信息的一个单元被访问。然后，在经过一段延迟时间DLY1之后，读出放大器启动信号SAE上升，并且锁存电路3和4开始工作，但是位线对之间的电势差较小，并且产生读出错误。
由于存储”1”信息的单元被在第四时钟周期中访问，则发送信号DB的位线中的电势比发送信号D的位线更早地降低。
在此时，位线对之间的电势差ΔVt2小于在开始读出操作时的位线对之间的电势差ΔVt1，但是在锁存电路4中，包括具有输入发送信号DB的位线的电势的栅极的晶体管MN4和MP5的反相器电路的逻辑阈值高于其它反相器电路。因此，可以正常地检测存储在SRAM单元中的信息。但是，在其它锁存电路3中，包括具有输入发送信号DB的位线的电势的栅极的晶体管MN1和MP1的反相器电路的逻辑阈值低于其它反相器电路。因此，输出信号OUT变为低，并且输出信号OUTB变为高。从而，读出操作开始之后，输出信号OUT变为低，输出信号OUTB变为高，输出信号N01变为高，并且输出信号N02变为低。因此，作为读出完成信号产生电路5的输出信号的读出完成信号S_END保持为低，并且不改变。
如上述所述，由于两个具有不对称晶体管结构锁存电路被合并在本实施例中，因此对于元件特性中的变化的操作余量被预先在包含在该读出放大器电路中。因此，读出放大器电路可以稳定地用低电源电压进行读出。
另外，在本实施例中，由于可以产生表示位线之间的有效电势差的读出完成的读出完成信号S_END，当利用于本系统中时，可以构成一个更加稳定的系统。
接着，将解释本发明的第二实施例。在第二实施例中，来自两个锁存电路3和4的输出信号的连接关系不同与第一实施例的连接关系，并且要求系统进行重新读出操作的信号可以在读出错误时产生。图5为示出根据本发明第二实施例的锁存型读出放大器电路的结构的电路图。在图5中所示的第二实施例中，类似于图2中所示的第一实施例的构成元件被相同的参考标号所表示，并且其具体描述被省略。
第二实施例包括两个锁存电路3和4，以及用于产生与来自这些电路3和4的输出信号相关联的重新读出请求信号的重新读出请求信号产生电路9。在本实施例中，重新读出请求信号产生电路9对应于该比较结果信号产生电路。
重新读出信号产生电路9具有用于取输出信号OUT与输出信号N01之间的异或运算的异或门EXOR3，以及用于取输出信号OUTB与输出信号N02之间的异或运算的异或门EXOR4。另外，在此提供一个用于异或门EXOR1和EXOR2的输出信号的“或”运算的或门OR1。或门OR1的输出信号变为读出完成信号S_END。在重新读出请求信号产生电路9中，在读出放大器启动信号SAE变为高，并且启动读出操作之后，输出信号OUT和N01的异或信号被产生，并且输出信号OUTB和N02的异或信号被产生。然后，它们的“或”信号被输出作为一个重新读出请求信号S_REQ。
因此，在读出操作被启动之后，如果输出信号OUT与输出信号N01的合并和输出信号OUTB与输出信号N02的合并中获得不同数值，则重新读出请求信号S_REQ变为高。然后，表示重新读出请求的信号被发送到一个系统。另一方面，如果在输出信号OUT与输出信号N01的合并和输出信号OUTB与输出信号N02的合并中获得相同的数值，则重新读出请求信号S_REQ保持为低，并且不改变。因此，在这种情况下，表示重新读出请求的信号不被发送到该系统。
接着，下面描述把本发明应用于图3所示上述存储单元阵列的第二实施例的操作。图6为示出根据本发明第二实施例的锁存型读出放大器电路的操作的时序图。SRAM电路与时序信号CLK同步，并且图6中示出对应于时序信号CLK的四个周期的不同操作。
在第一时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“0”信息的一个单元被访问。然后，在经过一段延迟时间DLY0之后，读出放大器启动信号SAE上升，并且锁存电路3和4启动操作，然后一个低输出信号OUT被输出。
当该时钟信号CLK为低时，该位线被预充电电路7预充电到一个预充电电平。然后，当字线上升时，信号D和DB被发送到该位线对，并且电势差在位线对之间产生。在本实施例中的位线的预充电电平足够高于在重新读出请求信号产生电路9中的异或门EXOR3和EXOR4的逻辑阈值。
如上文所述，由于存储“0”信息的单元被在第一时钟周期中访问，则发送信号D的位线中的电势比发送信号DB的位线更早地降低。在发送信号DB的位线中，电势对应于SRAM单元中的漏电流仅仅降低一个的微小量。
在此时，位线对之间的电势差ΔVt1在开始读出操作时足够大，并且锁存电路3和4可以正常地检测存储在SRAM单元中的信息。因此，输出信号OUT和N01变为低，并且输出信号OUTB和N02变为高。从而，在读出操作开始之后，输出信号OUT与输出信号N01相一致，并且输出信号OUTB与输出信号N02相一致。因此，作为重新读出请求信号产生电路9的输出信号的重新读出请求信号S_REQ保持为低，并且不改变。
在第二时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“1”信息的一个单元被访问。然后，在经过一段延迟时间DLY0之后，读出放大器启动信号SAE上升，锁存电路3和4启动操作，然后一个高输出信号OUT被输出。
如上文所述，在第二时钟周期中，由于存储“1”信息的单元被在字线上升之后访问，则发送信号DB的位线中的电势比发送信号D的位线更早地降低。
在此时，位线对之间的电势差ΔVt1在开始读出操作时足够大，并且锁存电路3和4可以正常地检测存储在SRAM单元中的信息。因此，输出信号OUT和N01变为高，并且输出信号OUTB和N02变为低。从而，在读出操作开始之后，输出信号OUT与输出信号N01相一致，并且输出信号OUTB与输出信号N02相一致。因此，作为重新读出请求信号产生电路9的输出信号的重新读出请求信号S_REQ保持为低，并且不改变。
在第三时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“0”信息的一个单元被访问。然后，在经过一段延迟时间DLY1之后，读出放大器启动信号SAE上升，并且锁存电路3和4启动操作，但是位线对之间的电势差较小，并且产生读出错误。
由于存储”0”信息的单元被在第三时钟周期中访问，则发送信号D的位线中的电势比发送信号DB的位线更早地降低。
在此时，位线对之间的电势差ΔVt2小于在开始读出操作时的位线对之间的电势差ΔVt1，但是在锁存电路3中，包括具有输入发送信号D的位线的电势的栅极的晶体管MN2和MP2的反相器电路的逻辑阈值高于其它反相器电路。因此，可以正常地检测存储在SRAM单元中的信息。但是，在其它锁存电路4中，包括具有输入发送信号D的位线的电势的栅极的晶体管MN5和MP6的反相器电路的逻辑阈值低于其它反相器电路。因此，输出信号N02变为低，并且输出信号N01变为高。从而，当该信号被改变时，作为重新读出请求信号产生电路9的输出信号的重新读出请求信号S_REQ从低变为高。然后，该重新读出请求信号S_REQ与读出放大器电路启动信号SAE相同步地降低。
在第四时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“1”信息的一个单元被访问。然后，在经过一段延迟时间DLY1之后，读出放大器启动信号SAE上升，并且锁存电路3和4启动操作，但是位线对之间的电势差较小，并且产生读出错误。
由于存储“1”信息的单元被在第四时钟周期中访问，则发送信号DB的位线中的电势比发送信号D的位线更早地降低。
在此时，位线对之间的电势差ΔVt2小于在开始读出操作时的位线对之间的电势差ΔVt1，但是在锁存电路4中，包括具有输入发送信号DB的位线的电势的栅极的晶体管MN4和MP5的反相器电路的逻辑阈值高于其它反相器电路。因此，可以正常地检测存储在SRAM单元中的信息。但是，在其它锁存电路3中，包括具有输入发送信号DB的位线的电势的栅极的晶体管MN1和MP1的反相器电路的逻辑阈值低于其它反相器电路。因此，输出信号OUT变为低，并且输出信号OUTB变为高。从而，当该信号被改变时，作为重新读出请求信号产生电路9的输出信号的重新读出请求信号S_REQ从低变为高。然后，该重新读出请求信号S_REQ不能与读出放大器电路启动信号SAE相同步。
如上文所述，在第二实施例中，由于在位线对之间的有效电势差被产生之前，启动读出操作并且检测读出错误，因此可以把重新读出请求信号发送到该系统。因此，当这用于该系统中时，可以构成更加稳定的系统。
接着，将描述本发明的第三实施例。在第一和第二实施例中，该电路被形成，使得两个锁存电路3和4的所有输出信号OUT、OUTB、N01和N02被输入到异或门的输入端。位线对的负载容量彼此相等。但是，在读出完成信号产生电路5或重新读出请求信号产生电路9中的异或门EXOR1、EXOR2、EXOR3和EXOR4的容量充分地小于位线的容量，因此不必考虑锁存电路的互补信号端的负载的对称性。因此与第一和第二实施例相比，每个读出完成信号产生电路和重新读出请求信号产生电路的结构可以被简化。在第三实施例中，每个读出完成信号产生电路和重新读出请求信号产生电路的结构的简化可以被实现。图7为示出根据本发明第三实施例的锁存型读出放大器电路的结构的电路图。在图7中所示的第三实施例中，与图2中所示的第一实施例相类似的构成元件被用相同的参考标号表示，并且其具体描述被省略。
第三实施例包括两个锁存电路3和4、用于产生读出完成信号的读出完成信号产生电路5a和用于产生重新读出请求信号的重新读出请求信号产生电路9a。在本实施例中，读出完成信号产生电路5a和重新读出请求信号产生电路9a对应于比较结果信号产生电路。
读出完成信号产生电路5a具有用于取输出信号OUT与输出信号N02之间的异或的异或门EXOR5，并且异或门EXOR5的输出信号变为读出完成信号S_END。在读出完成信号产生电路5a中，在读出放大器启动信号SAE变为高并且读出操作被启动时，输出信号OUT和N02的异或信号被产生，并且该信号被作为一个读出完成信号S_END输出。
重新读出请求信号产生电路9a具有用于取输出信号OUT与输出信号N01之间的异或的异或门EXOR6，并且异或门EXOR6的输出信号变为重新读出请求信号S_REQ。在重新读出请求信号产生电路9a中，在读出放大器启动信号SAE变为高并且读出操作被启动时，输出信号OUT和N01的异或信号被产生，并且该信号被作为一个重新读出请求信号S_REQ输出。
因此，在读出操作启动之后，当输出信号OUT和N02的数值互不相同时，读出完成信号S_END变高，并且表示该读出操作完成的信号被发送到该系统。另一方面，在读出操作启动之后，当输出信号OUT与N02的数值相同时，读出完成信号S_END保持为低，并且不改变。因此，在这种情况下，表示读出操作完成的信号不被发送到该系统。
另外，在读出操作启动之后，当输出信号OUT和N01的数值互不相同时，重新读出请求信号S_REQ变高，并且表示重新读出请求的信号被发送到该系统。另一方面，在读出操作启动之后，当输出信号OUT与N01的数值相同时，重新读出请求信号S_REQ保持为低，并且不改变。因此，在这种情况下，表示重新读出请求完成的信号不被发送到该系统。
由于输出信号N01与N02是互补信号，当输出信号OUT和N01相一致时，输出信号OUT和N02不相一致，并且相输出信号OUT和N01不相一致时，输出信号OUT和N02相一致。
接着，将描述把本发明应用到图3中所示的上述存储单元阵列的第三实施例。图8为示出本发明的第三实施例的锁存型读出放大器电路的操作的时序图。SRAM电路与时钟信号CLK同步，并且图8示出对应于时钟信号CLK的四个周期的不同操作，在每个时钟时期中的操作与第一和第二实施例中所述的相同。
在第一时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“0”信息的一个单元被访问。然后，在经过一段延迟时间DLY0之后，读出放大器启动信号SAE上升，并且锁存电路3和4启动操作，然后一个低输出信号OUT被输出。
当该时钟信号CLK为低时，该位线被预充电电路7预充电到一个预充电电平。然后，当字线上升时，信号D和DB被发送到该位线对，并且电势差在位线对之间产生。在本实施例中的位线的预充电电平足够高于在读出完成信号产生电路5中的异或门EXOR5和在重新读出请求信号产生电路9中的异或门EXOR6的逻辑阈值。
如上文所述，由于存储“0”信息的单元被在第一时钟周期中访问，则发送信号D的位线中的电势比发送信号DB的位线更早地降低。在发送信号DB的位线中，电势仅仅降低一个对应于SRAM单元中的漏电流的微小量。
在此时，位线对之间的电势差ΔVt1在开始读出操作时足够大，并且锁存电路3和4可以正常地检测存储在SRAM单元中的信息。因此，输出信号OUT和N01变为低，并且输出信号OUTB和N02变为高。从而，在读出操作开始之后，输出信号OUT与输出信号N01相一致，并且输出信号OUTB与输出信号N02相一致。因此，作为重新读出请求信号产生电路9的输出信号的重新读出请求信号S_REQ保持为低，并且不改变。另一方面，作为读出完成信号产生电路5的输出信号的读出完成信号S_END被从低变为高，并且该读出完成信号S_END与读出放大器启动信号SAE相同步地下降。
在第二时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“1”信息的一个单元被访问。然后，在经过一段延迟时间DLY0之后，读出放大器启动信号SAE上升，锁存电路3和4启动操作，然后一个高输出信号OUT被输出。
如上文所述，在第二时钟周期中，由于存储“1”信息的单元被在字线上升之后访问，则发送信号DB的位线中的电势比发送信号D的位线更早地降低。
在此时，位线对之间的电势差ΔVt1在开始读出操作时足够大，并且锁存电路3和4可以正常地检测存储在SRAM单元中的信息。因此，输出信号OUT和N01变为高，并且输出信号OUTB和N02变为低。从而，在读出操作开始之后，输出信号OUT与输出信号N01相一致，并且输出信号OUTB与输出信号N02相一致。因此，作为重新读出请求信号产生电路9的输出信号的重新读出请求信号S_REQ保持为低，并且不改变。另一方面，作为读出完成信号产生电路5的输出信号的读出完成信号S_END被从低变为高，并且该读出完成信号S_END与读出放大器启动信号SAE相同步低下降。
在第三时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“0”信息的一个单元被访问。然后，在经过一段延迟时间DLY1之后，读出放大器启动信号SAE上升，并且锁存电路3和4启动操作，但是位线对之间的电势差较小，并且产生读出错误。
由于存储”0”信息的单元被在第三时钟周期中访问，则发送信号D的位线中的电势比发送信号DB的位线更早地降低。
在此时，位线对之间的电势差ΔVt2小于在开始读出操作时的位线对之间的电势差ΔVt1，但是在锁存电路3中，包括具有输入发送信号D的位线的电势的栅极的晶体管MN2和MP2的反相器电路的逻辑阈值高于其它反相器电路。因此，可以正常地检测存储在SRAM单元中的信息。但是，在其它锁存电路4中，包括具有输入发送信号D的位线的电势的栅极的晶体管MN5和MP6的反相器电路的逻辑阈值低于其它反相器电路。因此，输出信号N02变为低，并且输出信号N01变为高。从而，当该信号被改变时，作为读出完成信号产生电路5的输出信号的读出完成信号S_END保持为低，并且不改变。另一方面，作为重新读出请求信号产生电路9的输出信号的重新读出请求信号S_REQ被从低变为高，并且该重新读出请求信号S_REQ与读出放大器启动信号SAE相同步地下降。
在第四时钟周期中，在时钟信号CLK上升之后，字线WL0～WL(n-1)中的一条字线被选择并升高，存储“1”信息的一个单元被访问。然后，在经过一段延迟时间DLY1之后，读出放大器启动信号SAE上升，并且锁存电路3和4启动操作，但是位线对之间的电势差较小，并且产生读出错误。
由于存储”1”信息的单元被在第四时钟周期中访问，则发送信号DB的位线中的电势比发送信号D的位线更早地降低。
在此时，位线对之间的电势差ΔVt2小于在开始读出操作时的位线对之间的电势差ΔVt1，但是在锁存电路4中，包括具有输入发送信号DB的位线的电势的栅极的晶体管MN4和MP5的反相器电路的逻辑阈值高于其它反相器电路。因此，可以正常地检测存储在SRAM单元中的信息。但是，在其它锁存电路3中，包括具有输入发送信号DB的位线的电势的栅极的晶体管MN1和MP1的反相器电路的逻辑阈值低于其它反相器电路。因此，输出信号OUT变为低，并且输出信号OUTB变为高。从而，当该信号被改变时，作为读出完成信号产生电路5的输出信号的读出完成信号S_END保持为低，并且不改变。另一方面，作为重新读出请求信号产生电路9的输出信号的重新读出请求信号S-REQ被从低变为高，并且该重新读出请求信号S_REQ与读出放大器启动信号SAE相同步地降低。
如上文所述，在第三实施例中，可以产生一个表示读出位线之间的有效电势差的停止的信号，并且在产生位线对之间的有效电势差之前，启动读出操作和检测读出错误。因此，可以把重新读出请求信号信号发送到该系统。因此，当该信号被用于该系统中时，可以构成更加稳定的系统。
在本实施例中，由于每个读出完成信号产生电路5和重新读出请求信号产生电路9仅仅分别包括异或门EXOR5和EXOR6，因此该实施例具有明显的效果，即用更小的元件实现与第一和第二实施例相同的功能。
在第一至第三实施例的每一个中，由于构成锁存电路的反相器电路的逻辑阈值可以互不相同，因此可以使用具有不同阈值的晶体管。但是，当晶体管的栅极宽度和栅极长度或者栅氧化膜的厚度互不相同时，可以实现相同的功能。另外，它们的结合也可以实现相同的功能。
如上文中的具体描述，根据本发明，在此提供两个锁存电路，其输出与位线对之间的电势差相关联的相同输出信号或不同输出信号。因此，可以预先包含对于元件特性的变化的操作余量。因此，可以用低的电源电压执行稳定的检测操作。提供用于比较两个锁存电路的输出信号的比较结果信号产生电路。因此，当位线对之间的电势差不足时，可以检测到该情况。因此，当该信号被用于本系统中时，可以构成更加稳定的系统。
权利要求
1.一种锁存型读出放大器电路，其中包括第一和第二锁存电路，其在一位线对之间的电势差等于或大于一个预定值时，输出相同的输出信号，并且当所述位线对之间的电势差小于该预定值时，输出不同的输出信号；以及一个比较结果信号产生电路，其比较来自第一和第二锁存电路的所述输出信号，并且输出表示该比较结果的一个信号。
2.根据权利要求1所述的锁存型读出放大器电路，其特征在于所述位线对包括第一和第二位线；所述第一锁存电路包括第一反相器电路，其具有漏极连接到所述第一位线的两个晶体管，以及第二反相器电路，其具有漏极连接到所述第二位线的两个晶体管，并且其具有比所述第一反相器电路更高的阈值，以及所述第二锁存电路包括第三反相器电路，其具有漏极连接到所述第一位线的两个晶体管，以及第四反相器电路，其具有漏极连接到所述第二位线的两个晶体管，并且其具有比所述第三反相器电路更低的阈值，
3.根据权利要求2所述的锁存型读出放大器电路，其特征在于，所述比较结果信号产生电路包括第一门电路，其取所述第一反相器电路的输出信号与所述第四反相器电路的输出信号之间的异或运算；第二门电路，其取所述第二反相器电路的输出信号与所述第三反相器电路的输出信号之间的异或运算；以及第三门电路，其取所述第一门电路的输出信号与所述第二门电路的输出信号之间的“与”运算。
4.根据权利要求2所述的锁存型读出放大器电路，其特征在于，所述比较结果信号产生电路包括第一门电路，其取所述第一反相器电路的输出信号与所述第三反相器电路的输出信号之间的异或运算；第二门电路，其取所述第二反相器电路的输出信号与所述第四反相器电路的输出信号之间的异或运算；以及第三门电路，其取所述第一门电路的输出信号与所述第二门电路的输出信号之间的“或”运算。
5.根据权利要求2所述的锁存型读出放大器电路，其特征在于，所述比较结果信号产生电路包括第一门电路，其取所述第一反相器电路的输出信号与所述第四反相器电路的输出信号之间的异或运算；第二门电路，其取所述第一反相器电路的输出信号与所述第三反相器电路的输出信号之间的异或运算。
6.根据权利要求2所述的锁存型读出放大器电路，其特征在于在构成所述第一反相器电路的所述两个晶体管与构成所述第二反相器电路的所述两个晶体管之间在阈值电压、栅极宽度、栅极长度和栅氧化膜厚度这些参数中至少有一个是不同的，以及在构成所述第三反相器电路的所述两个晶体管与构成所述第四反相器电路的所述两个晶体管之间在阈值电压、栅极宽度、栅极长度和栅氧化膜厚度这些参数中至少有一个是不同的。
7.根据权利要求3所述的锁存型读出放大器电路，其特征在于在构成所述第一反相器电路的所述两个晶体管与构成所述第二反相器电路的所述两个晶体管之间在阈值电压、栅极宽度、栅极长度和栅氧化膜厚度这些参数中至少有一个是不同的，以及在构成所述第三反相器电路的所述两个晶体管与构成所述第四反相器电路的所述两个晶体管之间在阈值电压、栅极宽度、栅极长度和栅氧化膜厚度这些参数中至少有一个是不同的。
8.根据权利要求4所述的锁存型读出放大器电路，其特征在于在构成所述第一反相器电路的所述两个晶体管与构成所述第二反相器电路的所述两个晶体管之间在阈值电压、栅极宽度、栅极长度和栅氧化膜厚度这些参数中至少有一个是不同的，以及在构成所述第三反相器电路的所述两个晶体管与构成所述第四反相器电路的所述两个晶体管之间在阈值电压、栅极宽度、栅极长度和栅氧化膜厚度这些参数中至少有一个是不同的。
9.根据权利要求5所述的锁存型读出放大器电路，其特征在于在构成所述第一反相器电路的所述两个晶体管与构成所述第二反相器电路的所述两个晶体管之间在阈值电压、栅极宽度、栅极长度和栅氧化膜厚度这些参数中至少有一个是不同的，以及在构成所述第三反相器电路的所述两个晶体管与构成所述第四反相器电路的所述两个晶体管之间在阈值电压、栅极宽度、栅极长度和栅氧化膜厚度这些参数中至少有一个是不同的。
全文摘要
一种锁存型读出放大器电路包括:第一和第二锁存电路,其在位线之间的电势差等于或大于一个预定值时,输出相同的输出信号,并且当位线对之间的电势差小于该预定值时,输出不同的输出信号。该锁存型读出放大器电路还包括一个比较结果信号产生电路,其比较来自第一和第二锁存电路的输出信号,并且输出表示该比较结果的一个信号。
文档编号G11C7/06GK1266265SQ0010078
公开日2000年9月13日 申请日期2000年2月12日 优先权日1999年2月12日
发明者熊谷浩一, 岩城宏明 申请人:日本电气株式会社