专利名称：存储多位的数据的非易失性半导体存储器的制作方法
技术领域：
本发明涉及非易失性半导体存储器，更详细地说，涉及在1个存储单元中存储2位以上的数据的非易失性半导体存储器。
作为快速存储器(flash memory)的大容量化技术，可举出微细加工技术和多值存储技术。在此，所谓多值存储技术，是使1个存储单元存储2位以上的数据的技术，该技术被认为随着将来向着大容量化进展会成为重要的技术。
在使1个存储单元存储2位的数据的多值存储型的快速存储器中，为了从1个存储单元读出数据，要对字线多次供给读出电压，为了将数据写入存储单元中，要多次供给写入电压。因而，与在1个存储单元中存储1位的数据的类型的快速存储器相比，在第1次访问及写入方面花费的时间多。
Nozoe等在“用于大规模存储的应用的具有2MB/sec编程速率的256MB多电平快速存储器”ISSCC 1999，Digest of TechnicalPapers，pp.110-111中公开了使1个存储单元存储2位的数据的4值快速存储器。各存储单元为了存储2位的数据而有选择地保持4种电平。该快速存储器具备对字线有选择地施加2.4V、3.2V或4.0V的电压的字译码器；配置在存储单元阵列的中央并与两侧的位线对连接的读出锁存电路；配置在存储单元阵列的一侧并与位线对连接的高位数据锁存电路；以及配置在存储单元阵列的另一侧并与位线对连接的低位数据锁存电路。将对字线施加2.4V的电压由此而在位线对中读出的数据先锁存在读出锁存电路中，接着通过位线对传送到高位数据锁存电路中。将对字线施加3.2V的电压由此而在位线对中读出的数据先锁存在读出锁存电路中，接着通过位线对传送到低位数据锁存电路中。将对字线施加4.0V的电压由此而在位线对中读出的数据锁存在读出锁存电路中。接着，进行由读出锁存电路锁存的数据与由高位数据锁存电路锁存的数据的“异或”运算，将其结果重新写入高位数据锁存电路中。最后，将由高位数据锁存电路和低位数据锁存电路锁存的数据作为2位的读出数据来输出。
由于上述的快速存储器通过位线对来传送数据，或为了进行“异或”运算而使用位线对，故存在读出时间变长、功耗增大的问题。此外，还存在下述问题将这样的使1个存储单元存储2位的数据的4值快速存储器展开为使1个存储单元存储3位的数据的8值快速存储器或使1个存储单元存储4位的数据的16值快速存储器等是困难的。
本发明的目的在于提供一种能减少在读出、写入方面花费的时间的非易失性半导体存储器。
按照本发明的非易失性半导体存储器具备存储单元阵列；多条字线；多个位线对；字线驱动器；读出锁存电路组；(2n-1)个数据锁存电路组；以及读出数据变换电路。存储单元阵列具有配置成行和列的、各自存储n(n是2以上的整数)位的数据的多个存储单元。多条字线以行来配置，各条字线与配置在对应的行上的存储单元的控制栅连接。多个位线对以列来配置，各个位线对与配置在对应的列上的存储单元的漏极连接。字线驱动器在读出时对字线有选择地供给(2n-1)种读出电压。读出锁存电路组锁存多个位线对的数据。在字线驱动器对字线供给(2n-1)种读出电压中的对应的1种时，数据锁存电路组的对应的一组锁存由读出锁存电路组锁存的数据。读出数据变换电路将由数据锁存电路组锁存的数据变换为n位的数据后读出。
在上述非易失性半导体存储器中，由于设置了(2n-1)个数据锁存电路组，故读出数据变换电路可变换为n位的数据而不使用位线对或存储单元阵列内的晶体管。由此，可减少在读出来自存储单元的数据时花费的时间。
较为理想的是，上述非易失性半导体存储器还具备写入数据变换电路和写入电路。(2n-1)个数据锁存电路组分别锁存(2n-1)位的数据。写入数据变换电路将应写入存储单元中的数据变换为表示是否供给(2n-1)种写入电压的(2n-1)位的数据。写入电路根据由(2n-1)个数据锁存电路组锁存的数据对存储单元供给(2n-1)种写入电压。
在上述非易失性半导体存储器中，由于数据锁存电路组锁存(2n-1)位的数据，故写入数据变换电路可进行数据变换而不使用位线对或存储单元阵列内的晶体管。由此，可减少在向存储单元写入数据时花费的时间。
较为理想的是，上述多个位线对以开放形结构来配置。上述读出锁存电路组在与多个位线对垂直的方向上配置成1列。上述数据锁存电路组在与多个位线对垂直的方向上配置成1列。读出锁存电路组与数据锁存电路组互相邻接。
在上述非易失性半导体存储器中，由于多个位线对以开放形结构来配置，故可将读出锁存电路组和数据锁存电路组在与多个位线对垂直的方向上配置成1列。再者，由于读出锁存电路组与数据锁存电路组互相邻接，故可实现整个电路的高集成化。
较为理想的是，上述多个位线对包含以折叠形结构配置的多个第1位线对和多个第2位线对。在行方向上交替地配置多个第1位线对和多个第2位线对。与第1位线对的每一个对应的读出锁存电路组和数据锁存电路组在多个第1位线对的一侧在列方向上配置成1列。与第2位线对的每一个对应的读出锁存电路组和数据锁存电路组在多个第2位线对的一侧且在与多个第1位线对的一侧相反的一侧在列方向上配置成1列。
在上述非易失性半导体存储器中，可避免读出锁存电路组和数据锁存电路组集中于中央部分，布局变得困难的问题，同时可实现整个电路的高集成化。
较为理想的是，上述字线驱动器对与应改写数据的存储单元对应的字线供给读出电压。上述写入电路在供给写入电压之前擦除应改写数据的存储单元的数据。
在上述非易失性半导体存储器中，可改写数据而不进行使用位线对或存储单元阵列内的晶体管的运算处理。
较为理想的是，上述字线驱动器对与应进行附加写入的存储单元对应的字线供给读出电压。上述非易失性半导体存储器还具备附加写入数据变换电路。附加写入数据变换电路将在供给了读出电压时由数据锁存电路组锁存的数据和应写入应进行附加写入的存储单元中的数据变换为(2n-1)位的数据。
在上述非易失性半导体存储器中，可进行附加写入而不进行使用位线对或存储单元阵列内的晶体管的运算处理。
较为理想的是，上述非易失性半导体存储器还具备恢复读出数据变换电路。恢复读出数据变换电路在数据不正常地写入存储单元时将由数据锁存电路组锁存的(2n-1)位的数据变换为n位的数据。
在上述非易失性半导体存储器中，可进行恢复读出而不进行使用位线对或存储单元阵列内的晶体管的运算处理。
图1是示出本发明的实施例1的快速存储器的整体结构的框图。
图2是示出图1中示出的存储单元阵列、读出锁存电路组、数据锁存电路组的配置的图。
图3是示出图1和图2中示出的存储单元阵列、读出锁存电路组、数据锁存电路组的配置的图。
图4是示出存储单元中存储的2位数据、存储单元的阈值以及读出电压的关系的图。
图5是示出图1中示出的读出数据变换电路的结构的框图。
图6是示出读出数据变换电路的输入与输出的对应关系的图。
图7是示出图1中示出的写入数据变换电路的结构的框图。
图8是示出被写入的2位数据的高位比特及低位比特与传送到数据锁存电路中的数据的对应关系的图。
图9是示出图1中示出的附加写入数据变换电路的结构的框图。
图10是示出由数据锁存电路锁存的数据、以及2位数据的高位比特和低位比特，与输出数据的对应关系的图。
图11是示出图1中示出的恢复读出数据变换电路的结构的框图。
图12是示出与实施例7的多个位线对的每一个对应地设置的读出锁存电路、数据锁存电路的结构的图。
以下，参照附图详细地说明本发明的实施例。再有，对于图中相同或相当的部分附以相同的记号，不重复其说明。图1是示出本发明的实施例1的快速存储器的整体结构的框图。参照图1，该快速存储器是在1个存储单元中存储2位(4值)的数据的多值存储型快速存储器，具备存储单元陈列1；地址缓冲器2；行译码器3；列译码器4；字线驱动器5；电压控制电路6；读出锁存电路组7；数据锁存电路组8-10；主放大器电路11；控制电路12；读出数据变换电路13；写入数据变换电路14；附加写入数据变换电路15；恢复读出数据变换电路16；指令译码器17以及数据输入输出电路18。
存储单元陈列1包含配置成行和列的多个存储单元MC、配置成行的多条字线WL和配置成列的多个位线对BL。再有，在此代表性地示出了1个存储单元MC、字线WL和位线对BL。地址缓冲器2根据外部地址信号EAD生成内部地址信号。行译码器3根据内部地址信号选择对应的行(字线)。列译码器4根据内部地址信号选择对应的列。字线驱动器5对由行译码器3选择的字线供给来自电压控制电路6的电压。电压控制电路6有选择地对字线驱动器5供给读出电压VRD1-VRD3。读出锁存电路组7锁存在位线对BL上读出的数据。在此，之所以称为读出锁存电路组，是因为包含与多个位线对对应地设置的多个读出锁存电路。数据锁存电路组8-10锁存来自读出锁存电路组7或主放大器电路11的数据。在此，之所以称为数据锁存电路组，是因为包含与多个读出锁存电路对应地设置的、锁存来自读出锁存电路的数据的多个数据锁存电路。主放大器电路11对来自数据锁存电路组8-10的数据进行放大，传送到读出数据变换电路13或恢复读出数据变换电路16，对来自写入数据变换电路14或附加写入数据变换电路15的数据进行放大，传送到数据锁存电路组8-10。控制电路12控制电压控制电路6、读出锁存电路组7、读出数据变换电路13、写入数据变换电路14、附加写入数据变换电路15、恢复读出数据变换电路16。读出数据变换电路13将来自读出锁存电路组8-10的3位的数据变换为2位的读出数据。写入数据变换电路14将2位的写入数据变换为3位的数据。指令译码器17根据外部控制信号，将读、写、擦除等指令信号供给地址缓冲器2、控制电路12、数据输入输出电路18。数据输入输出电路18从变换电路13、16输出读出数据Dout，或将写入数据Din输入变换电路14、15中。
图2是示出与图1中示出的多个位线对的每一个对应地设置的读出锁存电路SL、数据锁存电路dl1-dl3的结构的图。参照图2，该位线对以开放形结构来配置，由在读出锁存电路SL的一侧在列方向上配置的位线BLR、在另一侧配置的位线BLL构成。这样，由于位线对以开放形结构来配置，故可将读出锁存电路SL、数据锁存电路dl1-dl3在列方向上以一列邻接地配置。读出锁存电路SL通过晶体管T1与位线BLR连接，通过晶体管T14与位线BLL连接。数据锁存电路dl1与读出锁存电路SL邻接地配置，通过晶体管T4、T5与读出锁存电路SL连接。数据锁存电路dl1还通过晶体管T2与输入输出线IOR1连接，通过晶体管T3与输入输出线IOL1连接。数据锁存电路dl2与数据锁存电路dl1邻接地配置，通过晶体管T8、T9与读出锁存电路SL连接。数据锁存电路dl2还通过晶体管T6与输入输出线IOR2连接，通过晶体管T7与输入输出线IOL2连接。数据锁存电路dl3与数据锁存电路dl2邻接地配置，通过晶体管T12、T13与读出锁存电路SL连接。数据锁存电路dl3还通过晶体管T10与输入输出线IOR3连接，通过晶体管T11与输入输出线IOL3连接。晶体管T1根据信号BLIR而导通(ON)/关断(OFF)。晶体管T14根据信号BLIL而导通/关断。晶体管T2、T3、T6、T7、T10、T11根据信号YG而导通/关断。晶体管T4、T5根据信号TR1而导通/关断。晶体管T8、T9根据信号TR2而导通/关断。晶体管T12、T13根据信号TR3而导通/关断。
图3是示出图1和图2中示出的存储单元阵列1、读出锁存电路组7、数据锁存电路组8-10的配置的图。如上所述，该存储单元阵列的多个位线对BL以开放形结构来配置。即，1个位线对以在读出锁存电路组7中包含的对应的读出锁存电路为中心由在一侧在列方向上配置的位线BLR、在另一侧在列方向上配置的位线BLL构成。将存储单元阵列1分割为存储器板MR、ML。存储器板MR包含配置成行的多条字线WL、配置成列的多条位线BLR和配置成行和列的多个存储单元。存储器板ML包含配置成行的多条字线WL、配置成列的多条位线BLL和配置成行和列的多个存储单元。读出锁存电路组7中包含的多个读出锁存电路SL在与位线对垂直的方向、即行方向上以一列来配置。因而，读出锁存电路组7如图3中所示，在垂直于位线BLR、BLL的方向上来配置。数据锁存电路组8中包含的多个数据锁存电路dl1在与位线对垂直的方向、即行方向上以一列来配置。因而，数据锁存电路组8如图3中所示，与读出锁存电路组7邻接，在垂直于位线BLR、BLL的方向上来配置。数据锁存电路组9中包含的多个数据锁存电路dl2在与位线对垂直的方向、即行方向上以一列来配置。因而，数据锁存电路组9如图3中所示，与数据锁存电路组8邻接，在垂直于位线BLR、BLL的方向上来配置。数据锁存电路组10中包含的多个数据锁存电路dl3在与位线对垂直的方向、即行方向上以一列来配置。因而，数据锁存电路组10如图3中所示，与数据锁存电路组9邻接，在垂直于位线BLR、BLL的方向上来配置。
这样，在本实施例1中，由于将位线对作成开放形结构，故可在中央邻接地配置读出锁存电路组7、数据锁存电路组8-10。由此，可谋求整个电路的高集成化。再有，读出锁存电路组7、数据锁存电路组8-10邻接顺序不限于图3中所示的顺序。在实施例2中，说明在实施例1的快速存储器中在1个存储单元中存储的2位数据的读出。
图4是示出存储单元中存储的2位数据、存储单元的阈值Vth以及读出电压VRD1-VRD3的关系的图。在此，简单地说明对于存储单元的2位数据的写入/读出。参照图4，在使存储单元存储2位数据“11”时，将该存储单元设为阈值Vth1的状态。在使存储单元存储2位数据“10”时，将该存储单元设为阈值Vth2的状态。在使存储单元存储2位数据“00”时，将该存储单元设为阈值Vth3的状态。在使存储单元存储2位数据“01”时，将该存储单元设为阈值Vth4的状态。即，如果存储单元的阈值是Vth1，则在该存储单元中写入了2位数据“11”，如果存储单元的阈值是Vth2，则在该存储单元中写入了2位数据“10”，如果存储单元的阈值是Vth3，则在该存储单元中写入了2位数据“00”，如果存储单元的阈值是Vth4，则在该存储单元中写入了2位数据“01”。在此，将写入了2位数据“11”的状态设为擦除状态。这样，在读出写入到存储单元中的数据时，对存储单元的控制栅供给读出电压。首先，供给读出电压VRD1。此时，如果写入到存储单元中的数据是“11”，则该存储单元变成导通，位线的电压变化。读出锁存电路检测出这一点。在写入到存储单元中的数据是“11”以外的数据时，电流不流过存储单元，位线的电压不变化。其次，供给读出电压VRD2。此时，如果写入到存储单元中的数据是“11”或“10”，则该存储单元变成导通，位线的电压变化。读出锁存电路检测出这一点。在写入到存储单元中的数据是“00”或“01”时，电流不流过存储单元，位线的电压不变化。其次，供给读出电压VRD3。此时，如果写入到存储单元中的数据是“11”或“10”或“00”，则该存储单元变成导通，位线的电压变化。读出锁存电路检测出这一点。在写入到存储单元中的数据是“01”时，电流不流过存储单元，位线的电压不变化。以上，利用3次的读出电压的供给的结果，决定写入到存储单元中的数据。
图5是示出图1中示出的读出数据变换电路13的结构的框图。参照图5，读出数据变换电路13包含倒相器21、23和“异或”电路22。倒相器IV21将由数据锁存电路dl2锁存的数据DL2反转，将其作为高位比特数据U输出。“异或”电路22输出由数据锁存电路dl1锁存的数据DL1与由数据锁存电路dl3锁存的数据DL3的“异或”运算值。倒相器23将“异或”电路22的输出反转，将其作为低位比特数据L输出。图6中示出读出数据变换电路13的输入DL1-DL3与输出U、L的对应关系。
其次，说明图1-图3中示出的快速存储器的1个存储单元中存储的2位数据的读出。
在此，以读出存储单元中存储的2位数据“00”的情况为例进行说明。参照图3，假定该存储单元是存储器板MR中包含的存储单元。
参照图2，将位线BLR预充电到1V，将位线BLL预充电到0.5V。利用图1中示出的字线驱动器5，对配置了读出数据的存储单元的字线供给读出电压VRD1。读出电压VRD1是图4中示出的大小。因而，该存储单元不导通，图2中示出的位线BLR维持1V。以下，参照图2，信号BLIR、BLIL变成激活，晶体管T1、T14变成导通。在读出锁存电路SL中锁存数据“1”。然后，信号BLIR、BLIL变成非激活，晶体管T1、T14变成关断。其次，信号TR1变成激活，晶体管T4、T5导通。由此，由读出锁存电路SL锁存的数据“1”被锁存到数据锁存电路dl1中。其后，信号TR1变成非激活，晶体管T4、T5关断。
参照图2，将位线BLR预充电到1V，将位线BLL预充电到0.5V。其次，利用图1中示出的字线驱动器5，对配置了读出数据的存储单元的字线供给读出电压VRD2。读出电压VRD2是图4中示出的大小。因而，该存储单元不导通，图2中示出的位线BLR维持1V。以下，参照图2，信号BLIR、BLIL变成激活，晶体管T1、T14导通。在读出锁存电路SL中锁存数据“1”。然后，信号BLIR、BLIL变成非激活，晶体管T1、T14关断。其次，信号TR2变成激活，晶体管T8、T9导通。由此，由读出锁存电路SL锁存的数据“1”被锁存到数据锁存电路dl2中。其后，信号TR1变成非激活，晶体管T8、T9关断。
参照图2，将位线BLR预充电到1V，将位线BLL预充电到0.5V。其次，利用图1中示出的字线驱动器5，对配置了读出数据的存储单元的字线供给读出电压VRD3。读出电压VRD3是图4中示出的大小。因而，该存储单元导通，图2中示出的位线BLR的电压下降。以下，参照图2，信号BLIR、BLIL变成激活，晶体管T1、T14导通。在读出锁存电路SL中锁存数据“0”。然后，信号BLIR、BLIL变成非激活，晶体管T1、T14关断。其次，信号TR3变成激活，晶体管T12、T13导通。由此，由读出锁存电路SL锁存的数据“0”被锁存到数据锁存电路dl3中。其后，信号TR3变成非激活，晶体管T12、T13关断。
其次，参照图2，信号YG变成激活，晶体管T2、T3、T6、T7、T10、T11导通。将由数据锁存电路dl1锁存的数据传送到输入输出线对IOR1、IOL1上，将由数据锁存电路dl2锁存的数据传送到输入输出线对IOR2、IOL2上，由数据锁存电路dl3锁存的数据传送到输入输出线对IOR3、IOL3上。传送到输入输出线对IOR1-IOR3、IOL1-IOL3上的数据由图1中示出的主放大器电路11放大，传送到读出数据变换电路13。由于到读出数据变换电路1 3的输入的DL1是“1”、DL2是“1”、DL3是“0”，故将2位数据“00”作为输出数据Dout输出到输出连接端(pad)上。
如上所述，在本实施例2中，由读出锁存电路SL锁存的读出数据不通过位线而供给到数据锁存电路dl1-dl3。再者，由数据锁存电路dl1-dl3锁存的数据DL1-DL3由读出数据变换电路13变换为2位的读出数据。这样，由于不必进行使用位线或存储单元阵列内的晶体管的运算处理，故可实现读出时间的高速化，可降低功耗。
再者，即使在将来增加多值的数目的情况下(例如，在使1个存储单元存储4位或8位的数据那样的情况)，也可通过只增加数据锁存电路的数目来与之对应。在实施例3中，说明在实施例1的快速存储器中，对1个存储单元写入2位数据的情况。
图7是示出图1中示出的写入数据变换电路14的结构的框图。参照图7，写入数据变换电路14包含“与”(AND)电路31、倒相器32和“与非”(NAND)电路33。“与”电路31输出2位数据的高位比特U与低位比特L的“与”运算值。将“与”电路31的输出传送到数据锁存电路dl1。倒相器IV32将2位数据的高位比特U反转。“与非”电路33输出倒相器32的输出与2位数据的低位比特L的“与非”运算值。将“与非”电路33的输出传送到数据锁存电路dl3。写入数据变换电路14还将2位数据的高位比特U传送到数据锁存电路dl2。
在图8中示出被写入的2位数据的高位比特U及低位比特L与传送到数据锁存电路dl1-dl3中的数据DL1-DL3的对应关系的图。
其次，说明对于存储单元的数据的写入。在此，假定选择了图3中示出的存储器板MR。
(1)利用写入数据变换电路14将从外部输入的2位数据U、L变换为3位的数据DL1-DL3。在数据DL1-DL3被主放大器电路11放大后，从图2中示出的输入输出线IOL1-IOL3一侧分别被输入到数据锁存电路dl1-dl3而被锁存。
(2)将由数据锁存电路dl1锁存的数据DL1传送到读出锁存电路SL中而被锁存。
(3)将“10”的电平写入由读出锁存电路SL锁存的数据为“0”的位线上。
(4)进行是否将“10”的电平写入到存储单元中的检验。将“1”置于与被写入了的存储单元对应的读出锁存电路SL中，在读出锁存电路SL的数据中有“0”的情况下，返回到(3)。
(5)将由数据锁存电路dl2锁存的数据DL2锁存在读出锁存电路SL中。
(6)将“00”的电平写入读出锁存电路SL的数据为“0”的位线上。
(7)进行是否将“00”的电平写入到存储单元中的检验。将“1”置于被写入了的存储单元中，在读出锁存电路SL的数据中有“0”的情况下，返回到(6)。
(8)将由数据锁存电路dl3锁存的数据DL3锁存在读出锁存电路SL中。
(9)将“01”的电平写入读出锁存电路SL的数据为“0”的位线上。
(10)进行是否将“01”的电平写入到存储单元中的检验。将“1”置于被写入了的单元的读出锁存电路SL中，在读出锁存电路SL的数据中有“0”的情况下，返回到(9)。
如上所述，在本实施例3中，由于设置了写入数据变换电路14、数据锁存电路dl1-dl3，故可将2位的数据写入到存储单元中而不进行使用位线或存储单元阵列内的晶体管的运算处理。故可实现写入时间的高速化，可降低功耗。
再者，即使在将来增加多值的数目的情况下(例如，在使1个存储单元存储4位或8位的数据那样的情况)，也可通过只增加数据锁存电路的数目来与之对应。在实施例4中，说明在实施例1的快速存储器中的存储单元的数据的改写。在此，假定选择了图3中示出的存储器板MR。
(1)与实施例2中所示的情况相同，从存储单元将数据读出到数据锁存电路dl1-dl3中。
(2)进行将从外部输入的数据写入到上述数据锁存电路dl1-dl3的地址中的运算处理，以便写入到数据锁存电路dl1-dl3中。
(3)擦除存储单元中的数据。
(4)与实施例3中所示的情况相同，对存储单元写入各自的电平。
如上所述，在本实施例4中，可进行改写而不进行使用位线或存储单元阵列内的晶体管的运算处理。因而，可实现读出时间的高速化，可降低功耗。
再者，即使在将来增加多值的数目的情况下(例如，在使1个存储单元存储4位或8位的数据那样的情况)，也可通过只增加数据锁存电路的数目来与之对应。在实施例5中，说明在实施例1的快速存储器中的附加写入。
图9是示出图1中示出的附加写入数据变换电路15的结构的框图。参照图9，附加写入数据变换电路15包括“与”电路41、43、46；倒相器42、44、45；以及“或非”电路47。倒相器42将由数据锁存电路dl1锁存的数据DL1反转。“与”电路41输出2位数据的高位比特U、低位比特L、倒相器42的输出的“与”运算值。将“与”电路41的输出定为数据DL11。倒相器44将由数据锁存电路dl2锁存的数据DL2反转。“与”电路43输出2位数据的高位比特U、倒相器44的输出的“与”运算值。将“与”电路43的输出定为数据DL21。倒相器45将2位数据的高位比特U反转。“与”电路46输出倒相器45的输出、2位数据的低位比特L的“与”运算值。“或非”电路47输出“与”电路46的输出与由数据锁存电路dl3锁存的数据DL3的“或非”运算值。将“或非”电路47的输出定为数据DL31。
图10是示出由数据锁存电路dl1-dl3锁存的数据DL1-DL3、以及2位数据的高位比特U、低位比特L、与输出数据DL11-DL31的对应关系的图。
其次，说明对于存储单元的附加写入。在此，假定选择了图3中示出的存储器板MR。
(1)与实施例2中所示的情况相同，在数据锁存电路dl1-dl3上读出数据。
(2)根据由数据锁存电路dl1-dl3锁存的数据DL1-DL3、被输入的2位数据的高位比特U和低位比特L，利用附加写入数据变换电路15进行运算处理，生成数据DL11-DL31。
(3)将DL11锁存到数据锁存电路dl1中，将DL21锁存到数据锁存电路dl2中，将DL31锁存到数据锁存电路dl3中。
(4)较弱地擦除存储单元。
(5)与实施例3中所示的情况相同，对存储单元分别写入各自的电平。
如上所述，在本实施例5中，可进行附加写入而不进行使用位线或存储单元阵列内的晶体管的运算处理。因而，可实现读出时间的高速化，可降低功耗。
再者，即使在将来增加多值的数目的情况下(例如，在使1个存储单元存储4位或8位的数据那样的情况)，也可通过只增加数据锁存电路的数目来与之对应。在实施例6中，说明实施例1的快速存储器中的恢复读出。
图11是示出图1中示出的恢复读出数据变换电路16的结构的框图。参照图11，恢复读出数据变换电路16包含倒相器51、52、54和“异或”电路53。倒相器51将由数据锁存电路dl2锁存的数据DL2反转。倒相器52将倒相器51的输出反转。将倒相器52的输出定为2位数据的高位比特U。“异或”电路53输出由数据锁存电路dl1锁存的数据DL1与由数据锁存电路dl3锁存的数据DL3的“异或”运算值。倒相器54将“异或”电路53的输出反转。将倒相器54的输出定为2位数据的低位比特L。
其次，说明恢复读出。在此，假定选择了图3中示出的存储器板MR。
在发生了写入错误时，将由数据锁存电路d11-dl3锁存的数据DL1-DL3输入到上述的恢复读出数据变换电路16中，进行运算处理，将其结果的2位数据输出到输出连接端上。
如上所述，在本实施例6中，可进行恢复读出而不进行使用位线或存储单元阵列内的晶体管的运算处理。因而，可实现读出时间的高速化，可降低功耗。
再者，即使在将来增加多值的数目的情况下(例如，在使1个存储单元存储4位或8位的数据那样的情况)，也可通过只增加数据锁存电路的数目来与之对应。在图2和图3中示出的结构中，存在多个读出锁存电路SL、多个数据锁存电路dl1、dl2、dl3集中在中央部分，布局变得困难的问题。本实施例7的目的在于解决该问题。
图12是示出与实施例7的多个位线对的每一个对应地设置的读出锁存电路SL、数据锁存电路dl1-dl3的结构的图。参照图12，多个位线对包含以折叠形结构配置的多个位线对BL1，/BL1和BL2，/BL2。在图中只示出了1组位线对BL1，/BL1，BL2，/BL2，但可在行方向上交替地配置多个位线对BL1，/BL1和多个位线对BL2，/BL2。与多个位线对BL1，/BL1的每一个相对应，设置另一个读出锁存电路SL、数据锁存电路dl1-dl3。将这些电路在位线对BL1，/BL1的一侧在列方向上配置成一列。与多个位线对BL2，/BL2的每一个相对应，设置读出锁存电路SL、数据锁存电路dl1-dl3。将这些电路在位线对BL2，/BL2的一侧且在与位线对BL1，/BL1对应地设置读出锁存电路SL、数据锁存电路dl1-dl3的一侧相反的一侧在列方向上配置成一列。
其次，说明与位线对BL1，/BL1对应地设置的读出锁存电路SL、数据锁存电路dl1-dl3的连接关系。
读出锁存电路SL通过晶体管T1与位线对BL1，/BL1连接。数据锁存电路dl3与读出锁存电路SL邻接地配置，通过晶体管T12、T13与读出锁存电路SL连接。数据锁存电路dl3还通过晶体管T10与输入输出线I03连接，通过晶体管T11与输入输出线/I03连接。数据锁存电路dl2与数据锁存电路dl3邻接地配置，通过晶体管T8、T9与读出锁存电路SL连接。数据锁存电路dl2还通过晶体管T6与输入输出线I02连接，通过晶体管T7与输入输出线/I02连接。数据锁存电路dl1与数据锁存电路dl2邻接地配置，通过晶体管T4、T5与读出锁存电路SL连接。数据锁存电路dl1还通过晶体管T2与输入输出线I01连接，通过晶体管T3与输入输出线/I01连接。晶体管T1根据信号BLI1而导通/关断。晶体管T2、T3、T6、T7、T10、T11根据信号YG而导通/关断。晶体管T4、T5根据信号TR1而导通/关断。晶体管T8、T9根据信号TR2而导通/关断。晶体管T12、T13根据信号TR3而导通/关断。
关于与位线对BL2，/BL2对应地设置的读出锁存电路SL、数据锁存电路dl1-dl3的连接关系，也与有关上述的位线对BL1，/BL1的情况相同。
对于位线对BL1，/BL1，BL2，/BL2的每一个，在列方向上配置其源和漏共同地被连接的并列形态的多个存储单元MC。并列形态的多个存储单元MC的共同地被连接的漏通过晶体管Qs1与对应的位线连接。共同地被连接的源通过晶体管Qs2与接地点或负电压连接。
如上所述，在本实施例7中，在行方向上交替地配置以折叠形结构被配置的多个位线对BL1，/BL1和BL2，/BL2。与多个位线对BL1，/BL1的每一个相对应，将读出锁存电路SL、数据锁存电路dl1-dl3在位线对BL1，/BL1的一侧在列方向上配置成一列。与多个位线对BL2，/BL2的每一个相对应，将读出锁存电路SL、数据锁存电路dl1-dl3在位线对BL2，/BL2的一侧且在与位线对BL1，/BL1对应地设置读出锁存电路SL、数据锁存电路dl1-dl3的一侧相反的一侧在列方向上配置成一列。
因而，可避免多个读出锁存电路SL、多个数据锁存电路dl1、dl2、dl3集中在中央部分，布局变得困难的问题，同时可实现整个电路的高集成化。
再有，可明白，在如以上那样构成的快速存储器中，也与实施例2至实施例6中所示的情况相同，可进行读出、写入、改写、附加写入、恢复读出而不进行使用位线或存储单元阵列内的晶体管的运算处理。
在上述实施例1至7中，举出使1个存储单元存储2位的数据的4值快速存储器为例，但本发明可适用于使1个存储单元存储n(n是2以上的整数)位的数据的2n值非易失性半导体存储器。在使1个存储单元存储3位的数据的8值存储器中，设置7个数据锁存电路组即可，在使1个存储单元存储4位的数据的16值存储器中，设置15个数据锁存电路组即可。总之，在使1个存储单元存储n位的数据的2n值存储器中，设置(2n-1)个数据锁存电路组即可。
权利要求
1.一种非易失性半导体存储器，其特征在于，具备存储单元阵列，具有配置成行和列的、各自存储n(n是2以上的整数)位的数据的多个存储单元；多条字线，以行来配置，各条字线与配置在对应的行上的存储单元的控制栅连接；多个位线对，以列来配置，各个位线对与配置在对应的列上的存储单元的漏连接；字线驱动器，在读出时对上述字线有选择地供给(2n-1)种读出电压；读出锁存电路组，锁存上述多个位线对的数据；(2n-1)个数据锁存电路组，在上述字线驱动器对上述字线供给上述(2n-1)种读出电压中的对应的1种时，数据锁存电路组的对应的一组锁存由上述读出锁存电路组锁存的数据；以及读出数据变换电路，将由上述数据锁存电路组锁存的数据变换为上述n位的数据后读出。
2.如权利要求1中所述的非易失性半导体存储器，其特征在于上述非易失性半导体存储器还具备写入数据变换电路，该电路将应写入上述存储单元中的数据变换为表示是否供给(2n-1)种写入电压的(2n-1)位的数据，上述(2n-1)个数据锁存电路组分别锁存上述(2n-1)位的数据，上述非易失性半导体存储器还具备写入电路，该电路根据由上述(2n-1)个数据锁存电路组锁存的数据对上述存储单元供给上述(2n-1)种写入电压。
3.如权利要求2中所述的非易失性半导体存储器，其特征在于上述写入电路从低的一方开始按顺序供给上述(2n-1)种写入电压。
4.如权利要求1中所述的非易失性半导体存储器，其特征在于上述多个位线对以开放形结构来配置，上述读出锁存电路组在与上述多个位线对垂直的方向上配置成1列，上述数据锁存电路组在与上述多个位线对垂直的方向上配置成1列，上述读出锁存电路组与上述数据锁存电路组互相邻接。
5.如权利要求1中所述的非易失性半导体存储器，其特征在于上述多个位线对包含以折叠形结构配置的多个第1位线对和多个第2位线对，在行方向上交替地配置上述多个第1位线对和上述多个第2位线对，与上述第1位线对的每一个对应的读出锁存电路组和数据锁存电路组在上述多个第1位线对的一侧在列方向上配置成1列，与上述第2位线对的每一个对应的读出锁存电路组和数据锁存电路组在上述多个第2位线对的一侧且在与上述多个第1位线对的一侧相反的一侧在列方向上配置成1列。
6.如权利要求2中所述的非易失性半导体存储器，其特征在于上述字线驱动器对与应改写上述数据的存储单元对应的字线供给上述读出电压，上述写入电路在供给上述写入电压之前擦除应改写上述数据的存储单元的数据。
7.如权利要求2中所述的非易失性半导体存储器，其特征在于上述字线驱动器对与应进行附加写入的存储单元对应的字线供给上述读出电压，上述非易失性半导体存储器还具备附加写入数据变换电路，该电路将在供给了上述读出电压时由上述数据锁存电路组锁存的数据和应写入应进行上述附加写入的存储单元中的数据变换为上述(2n-1)位的数据。
8.如权利要求2中所述的非易失性半导体存储器，其特征在于上述非易失性半导体存储器还具备恢复读出数据变换电路，该电路在数据不正常地写入上述存储单元时将由上述数据锁存电路组锁存的(2n-1)位的数据变换为上述n位的数据。
全文摘要
将对字线供给了读出电压时由读出锁存电路组读出的数据分别锁存到数据锁存电路组中。将这些数据传送到读出数据变换电路中,变换为2位数据。这样,由于不必进行使用位线或存储单元阵列内的晶体管的运算处理,故可实现读出时间的高速化,可降低功耗。
文档编号G11C16/06GK1274930SQ0010105
公开日2000年11月29日 申请日期2000年1月10日 优先权日1999年5月21日
发明者鹤田孝弘, 细金明 申请人:三菱电机株式会社